JP3654543B2 - 電源回路 - Google Patents
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Description
【産業上の利用分野】
本発明は，フライホイール側或いは整流側にＦＥＴを用いた電源回路に関する。
【０００２】
【従来の技術】
図４は従来の電源回路を説明するための図である。
【０００３】
図４において，入力端子１，１’間に平滑用コンデンサ２を接続し，コンデンサ２に並列に，トランス３の１次巻線Ｎ１，主スイッチング素子４，電流検出回路，例えば電流検出用抵抗５からなる直列回路を接続する。トランス３の２次巻線Ｎ２間にＦＥＴ６とダイオード７の直列回路を接続し，フライホイール側のＦＥＴ６に並列にコンデンサ８とチョークコイル９の直列回路からなる平滑回路を接続する。
【０００４】
ダイオード７の両端に抵抗１０と抵抗１１の直列回路を接続し，抵抗１０と抵抗１１の中点をＦＥＴ６のゲートに接続する。コンデンサ８の両端から出力端子１２，１２’を介して直流電圧を出力する。２次側制御回路１３は出力端子１２，１２’の電圧を検出し，比較増幅した信号をホトカプラ１４に供給する。制御回路１５は，ホトカプラ１４の信号により主スイッチング素子４のオン，オフ比を制御すると共に，抵抗５の両端電圧を比較増幅回路１６により比較増幅した信号によっても，主スイッチング素子４のオン，オフ比を制御する機能を有する。
【０００５】
次に動作を説明する。
【０００６】
先ず，制御回路１５より主スイッチング素子４に駆動信号が印加されると，主スイッチング素子４がオンし，トランス３の１次巻線Ｎ１を介して電流が主スイッチング素子４に流れる。トランス３の２次巻線Ｎ２には，黒印側を正とする電圧が誘起し，コンデンサ８，チョークコイル９，ダイオード７を介して出力側に電流が供給される。
【０００７】
次に，制御回路１５の駆動信号が消失すると，主スイッチング素子４がオフする。主スイッチング素子４のオン期間にチョークコイル９に蓄積されたエネルギがＦＥＴ６を介してコンデンサ８と出力に供給される。このとき，トランス３の２次巻線Ｎ２の黒印側を負とする電圧によりＦＥＴ６のゲートに電流が供給されるので，ＦＥＴ６がオンし，ＦＥＴ６のソース・ドレイン間はＦＥＴ６のボディダイオードの順方向電圧より低くなり，ＦＥＴ６に生じる損失を低減させることができる。
【０００８】
【発明が解決しようとする課題】
しかし、このような従来の電源回路にあっては、ＦＥＴ６のゲートに流れる電流が出力電流に依存せず、一定の値であるため、出力電流の大きいときには、ＦＥＴ６のオンによる効率アップの効果があるが、出力電流が減少すると、ＦＥＴ６のゲート電流により発生する損失が、ＦＥＴ６のオンにより減少する損失以上になるので、低出力時の効率が悪いという問題がある。
【０００９】
【発明の目的】
本発明は，このような従来の問題点に着目してなされたもので，小さな出力電流を検出した場合に，フライホイール側或いは整流側のＦＥＴのゲートに駆動信号が供給されないようにして，上記問題点を解決することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、１次巻線と２次巻線とを有するトランスと、該１次巻線に直列に接続された主スイッチング素子と、上記２次巻線のフライホイール側、あるいは整流側に接続されたＦＥＴと、上記主スイッチング素子を制御する制御回路と、上記主スイッチング素子を流れる電流、又は入力電流、あるいは出力電流に関連する電流を検出する電流検出回路と、この電流検出回路からの検出信号と基準値とを比較、増幅して、該検出信号が該基準値以下になるとき上記ＦＥＴをオフにする比較増幅回路とからなる電源回路において、出力電流の減少に伴い、上記ＦＥＴのゲート電流によって発生する損失が、該ＦＥＴのオンにより減少する損失以上になるとき、そのＦＥＴをオフさせることを特徴とする電源回路を提供するものである。
【００１２】
請求項２の発明は、請求項１において、上記比較増幅回路の出力信号をホトカプラによって伝達することを特徴とする電源回路を提供するものである。
【００１３】
請求項３の発明は、請求項１または請求項２において、上記ＦＥＴのゲートと該ＦＥＴを駆動する電源との間に制御スイッチを備え、該制御スイッチは上記比較増幅回路の出力信号によってオン、オフされることを特徴とする電源回路を提供するものである。
【００１４】
請求項４の発明は、請求項２または請求項３において、上記電流検出回路として変流器が用いられ、上記主スイッチング素子がオンのとき、上記変流器の出力巻線から上記ホトカプラの発光ダイオードに電流が供給されるように接続されていることを特徴とする電源回路を提供するものである。
【００１５】
【発明の実施の形態】
図１及び図２は本発明の第１の実施の形態を説明するための図である。
【００１６】
図１は，ＦＥＴ６のゲートと抵抗１１間に制御スイッチ，例えばホトカプラ１７の受光トランジスタを挿入し，ホトカプラ１７の発光ダイオードに比較増幅回路１６の信号を供給するようにしたものである。
【００１７】
次に図２を用いて動作を説明する。
【００１８】
先ず時刻ｔ＝ｔ１で，駆動信号が制御回路１５から主スイッチング素子４に供給されると，主スイッチング素子４はオンし，主スイッチング素子４には出力電流に比例した電流がトランス３の１次巻線Ｎ１を介して流れる。
【００１９】
出力電流が規定値より大きいとき，電流検出用抵抗５の両端電圧が，基準電圧より高くなるので，比較増幅回路１６はホトカプラ１７の発光ダイオードに駆動信号を供給する。この状態で，時刻ｔ＝ｔ２で主スイッチング素子４がオフすると，トランス３の２次巻線Ｎ２に誘起される電圧により，ホトカプラ１７の受光トランジスタを介してＦＥＴ６のゲートにエネルギが供給され，ＦＥＴ６がオンする。
【００２０】
時刻ｔ＝ｔ３以降，出力電流が減少し，ＦＥＴ６のゲート電流により発生する損失が，ＦＥＴ６のオンにより減少する損失以上になると，電流検出用抵抗５の両端電圧が比較増幅回路１６の基準電圧より低くなり，比較増幅回路１６からホトカプラ１７の発光ダイオードへの駆動信号が消失する。このため，この状態では，主スイッチング素子４のオフ時にトランス３の２次巻線Ｎ２に誘起する電圧はＦＥＴ６のゲートにエネルギを供給しない。
【００２１】
このように，出力電流が規定値より大きいときには，ＦＥＴ６をオンして効率を向上させると共に，出力電流が減少して規定値より小さくなると，ＦＥＴ６のゲートに電流を供給しないようにして，ゲートの充電による損失が生じないようにする。
【００２２】
図３は本発明の第２の実施の形態を説明するための図である。
【００２３】
この実施の形態においては，電流検出回路として変流器１８を用い，変流器１８の２次巻線Ｎ２にダイオード１９と抵抗２０の直列回路を，抵抗２１とホトカプラ１７の発光ダイオードの直列回路を各々並列に接続して比較増幅回路１６を構成している。
【００２４】
主スイッチング素子４を流れる電流を変流器１８で検出し，その得られた電流を抵抗２０で電圧に変換している。出力電流が規定値より大きいとき，抵抗２０の電圧はホトカプラ１７の発光ダイオードの順方向電圧より高くなり，ホトカプラ１７の発光ダイオードには抵抗２１を介して電流が供給され，ホトカプラ１７の受光トランジスタはオンする。
【００２５】
この状態で，主スイッチング素子４がオフすると，ホトカプラ１７の発光ダイオードには電流が流れないが，受光トランジスタはベースに電荷が蓄積されているので，その電荷によりオンが持続する。このため，トランス３の２次巻線Ｎ２から供給される電流は，ホトカプラ１７の受光トランジスタ，抵抗１１を介してＦＥＴ６のゲートに流れ，ＦＥＴ６をオンさせる。出力電流が規定値より大きいときには，以上のように動作する。
【００２６】
しかし，出力電流が減少して規定値より小さくなると，抵抗２０の電圧はホトカプラ１７の発光ダイオードの順方向電圧より低くなるので，ホトカプラ１７の発光ダイオードには電流が流れず，ホトカプラ１７の受光トランジスタはオフする。従って，ＦＥＴ６のゲートに電流が供給されなくなる。
【００２７】
このように，出力電流が規定値より大きいときには，ＦＥＴ６をオンして効率を向上させると共に，出力電流が減少して規定値より小さくなると，ＦＥＴ６のゲートに電流を供給しないようにして，ゲートの充電による損失が生じないようにする。
【００２８】
この実施の形態は，ホトカプラ１７の受光トランジスタの蓄積効果を利用すると共に，基準として発光ダイオードの順方向電圧を利用した簡易形回路である。また，この実施の形態はフライホイール側のＦＥＴ６のゲート回路をオフさせているが，整流側のＦＥＴ２２のゲート回路に適用してもよい。
【００２９】
尚，トランス，主スイッチング素子，ダイオード等を含む電力変換部については，以上説明したこれらの実施例に限定されることなく，種々のものに適用することができる。
【００３０】
【発明の効果】
本発明によれば、出力電流が小さいときに、フライホイール側あるいは整流側のＦＥＴに損失が生じないようにしたので、低出力時の効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための図である。
【図２】本発明の第１の実施の形態を説明するための図である。
【図３】本発明の第２の実施の形態を説明するための図である。
【図４】従来例を説明するための図である。
【符号の説明】
１，１’…入力端子 ２…平滑用コンデンサ
３…トランス ４…主スイッチング素子
５…抵抗 ６…ＦＥＴ
７…ダイオード ８…コンデンサ
９…チョークコイル １０，１１…抵抗
１２，１２’…出力端子 １３…２次側制御端子
１４…ホトカプラ １５…制御回路
１６…比較増幅回路 １７…ホトカプラ
１８…変流器 １９…ダイオード
２０，２１…抵抗 ２２…ＦＥＴ
Claims (4)
- １次巻線と２次巻線とを有するトランスと、該１次巻線に直列に接続された主スイッチング素子と、上記２次巻線のフライホイール側、あるいは整流側に接続されたＦＥＴと、上記主スイッチング素子を制御する制御回路と、上記主スイッチング素子を流れる電流、又は入力電流、あるいは出力電流に関連する電流を検出する電流検出回路と、該電流検出回路からの検出信号と基準値とを比較、増幅して、該検出信号が該基準値以下になるときに上記ＦＥＴをオフにする比較増幅回路とからなる電源回路において、
出力電流の減少に伴い、上記ＦＥＴのゲート電流によって発生する損失が、該ＦＥＴのオンにより減少する損失以上になるときに、該ＦＥＴをオフさせることを特徴とする電源回路。 - 請求項１において、
上記比較増幅回路の出力信号をホトカプラによって伝達することを特徴とする電源回路。 - 請求項１または請求項２において、
上記ＦＥＴのゲートと該ＦＥＴを駆動する電源との間に制御スイッチを備え、該制御スイッチは上記比較増幅回路の出力信号によってオン、オフされることを特徴とする電源回路。 - 請求項２または請求項３において、
上記電流検出回路として変流器が用いられ、上記主スイッチング素子がオンのときに、上記変流器の出力巻線から上記ホトカプラの発光ダイオードに電流が供給されるように接続されていることを特徴とする電源回路。
Priority Applications (1)
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|---|---|---|---|
| JP11425496A JP3654543B2 (ja) | 1996-04-11 | 1996-04-11 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11425496A JP3654543B2 (ja) | 1996-04-11 | 1996-04-11 | 電源回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH09285117A JPH09285117A (ja) | 1997-10-31 |
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Family Applications (1)
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| JP11425496A Expired - Fee Related JP3654543B2 (ja) | 1996-04-11 | 1996-04-11 | 電源回路 |
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1996
- 1996-04-11 JP JP11425496A patent/JP3654543B2/ja not_active Expired - Fee Related
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| JPH09285117A (ja) | 1997-10-31 |
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