JP7094181B2 - 負荷駆動回路 - Google Patents
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Description
請求項2にかかる発明は、請求項1に記載の負荷駆動回路において、カソードが前記第2トランジスタのソースに接続されアノードが前記第2トランジスタのゲートに接続された第1ダイオードと、カソードが前記第4トランジスタのソースに接続されアノードが前記第4トランジスタのゲートに接続された第2ダイオードと、をさらに備えることを特徴とする。
請求項3にかかる発明は、請求項1又は2に記載の負荷駆動回路において、前記第1トランジスタを、ソースが前記出力端子に接続されドレインが前記第2トランジスタのソースに接続されゲートが前記制御端子に接続されたNchDMOSFETからなるトランジスタに置き換えたことを特徴とする。
請求項4にかかる発明は、請求項1乃至3のいずれか1つに記載の負荷駆動回路において、前記第1及び第2トランジスタをディスクリートトランジスタに置き換えたことを特徴とする。
図1に本発明の第1実施例に係る負荷駆動回路を示す。1は電圧VINが入力する電源端子、2は電圧VOUTが出力する出力端子、3は出力端子2と接地端子5の間に接続された負荷、4は図示しない制御回路が接続される制御端子である。
図2に本発明の第2実施例に係る負荷駆動回路を示す。図1で説明した素子と同じ素子には同じ符号を付けて重複説明は省略する。第2実施例では、第1実施例におけるPchDMOSFETからなるトランジスタQ1を、NchDMOSFETからなるトランジスタQ1Aに置き換えた点が、第1実施例と異なっている。トランジスタQ1Aはそのゲートが制御端子4に接続されソースが出力端子2に接続されドレインがトランジスタQ2のソースに接続されている。BD1AはトランジスタQ1Aのボディダイオードであり、アノードがソース側、カソードがドレイン側となっている。
図1の第1実施例において、トランジスタQ1とQ2を、他のトランジスタQ3~Q5と同一のP型半導体基板上に形成せず、ディスクリートのDMOSFETを用いてもよい。この場合でも、ダイオードD1、D2により寄生ダイオードPD1が存在するので、上記と同じ動作を実現することができる。
図2の第2実施例において、トランジスタQ1AとQ2を、他のトランジスタQ3~Q5と同一のP型半導体基板上に形成せず、ディスクリートのDMOSFETを用いてもよい。この場合でも、ダイオードD1、D2により寄生ダイオードPD1が存在するので、上記と同じ動作を実現することができる。
Claims (4)
- ドレインが出力端子に接続されゲートが制御端子に接続されたPchDMOSFETからなる第1トランジスタと、ドレインが電源端子に接続されソースが前記第1トランジスタのソースに接続されたPchDMOSFETからなる第2トランジスタとを備えた負荷駆動回路において、
ドレインが前記第2トランジスタのゲートに接続されゲートとソースが接地端子に接続されたNchデプレッション型DMOSFETからなる第3トランジスタと、
ソースが前記第2トランジスタのソースに接続されドレインが前記第2トランジスタのゲートに接続されたPchMOSFETからなる第4トランジスタと、
ゲートとソースが前記電源端子に接続されドレインが前記第4トランジスタのゲートに接続されたNchデプレッション型DMOSFETからなる第5トランジスタと、
前記第2トランジスタのゲートとソース間に接続された第1抵抗と、
前記第4トランジスタのゲートとソース間に接続された第2抵抗と、
をさらに備え、前記第1乃至第5トランジスタのすべてが共通のP型半導体基板上に形成されていることを特徴とする負荷駆動回路。 - 請求項1に記載の負荷駆動回路において、
カソードが前記第2トランジスタのソースに接続されアノードが前記第2トランジスタのゲートに接続された第1ダイオードと、
カソードが前記第4トランジスタのソースに接続されアノードが前記第4トランジスタのゲートに接続された第2ダイオードと、
をさらに備えることを特徴とする負荷駆動回路。 - 請求項1又は2に記載の負荷駆動回路において、
前記第1トランジスタを、ソースが前記出力端子に接続されドレインが前記第2トランジスタのソースに接続されゲートが前記制御端子に接続されたNchDMOSFETからなるトランジスタに置き換えたことを特徴とする負荷駆動回路。 - 請求項1乃至3のいずれか1つに記載の負荷駆動回路において、
前記第1及び第2トランジスタをディスクリートトランジスタに置き換えたことを特徴とする負荷駆動回路。
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