JPH06201738A - 電流検出回路 - Google Patents
電流検出回路Info
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- JPH06201738A JPH06201738A JP47393A JP47393A JPH06201738A JP H06201738 A JPH06201738 A JP H06201738A JP 47393 A JP47393 A JP 47393A JP 47393 A JP47393 A JP 47393A JP H06201738 A JPH06201738 A JP H06201738A
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Abstract
(57)【要約】
【目的】 大電流の検出を容易にし、また、ＦＥＴが複
数本並列接続された回路の場合には、オープン故障も合
わせて検出することができる電流検出回路を提供する。 【構成】 ＦＥＴ１のドレイン・ソース間のＯＮ抵抗Ｒ
DSがドレイン電流ＩD に対してほぼ一定であるという特
性を利用し、ＦＥＴ１のドレイン・ソース電圧ＶDSを検
出することによりドレイン電流ＩD を検出するＶDS検出
回路を設け、外部に検出抵抗を設けることなく、電流検
出を行うことができる回路構成としたことを特徴として
いる。
数本並列接続された回路の場合には、オープン故障も合
わせて検出することができる電流検出回路を提供する。 【構成】 ＦＥＴ１のドレイン・ソース間のＯＮ抵抗Ｒ
DSがドレイン電流ＩD に対してほぼ一定であるという特
性を利用し、ＦＥＴ１のドレイン・ソース電圧ＶDSを検
出することによりドレイン電流ＩD を検出するＶDS検出
回路を設け、外部に検出抵抗を設けることなく、電流検
出を行うことができる回路構成としたことを特徴として
いる。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＥＴ（電界効果トラ
ンジスタ）を使用する電気機器の電流検出回路に関する
ものである。
ンジスタ）を使用する電気機器の電流検出回路に関する
ものである。
【０００２】
【従来の技術】図７はＦＥＴのカタログ（データブック
パワーＭＯＳ ＦＥＴ：ＮＥＣ）に紹介されている一
般的なフォワード形コンバータの概略回路図であり、１
はＦＥＴ、２は電流検出抵抗、３はトランス、４は平滑
コンデンサ、５は整流回路、６は制御回路、また、１０
は入力端子、１１は出力端子を表している。図８は、図
７と同様のフォワード形コンバータの概略回路図である
が、この場合ＦＥＴは、１ａ，１ｂと２本並列接続とな
っている。
パワーＭＯＳ ＦＥＴ：ＮＥＣ）に紹介されている一
般的なフォワード形コンバータの概略回路図であり、１
はＦＥＴ、２は電流検出抵抗、３はトランス、４は平滑
コンデンサ、５は整流回路、６は制御回路、また、１０
は入力端子、１１は出力端子を表している。図８は、図
７と同様のフォワード形コンバータの概略回路図である
が、この場合ＦＥＴは、１ａ，１ｂと２本並列接続とな
っている。
【０００３】次に、動作について説明する。図７におい
て、入力電源が入力端子１０に投入されると、整流回路
５の出力に直流電流が得られ、これが制御回路６に電源
として供給され、この制御回路６からＦＥＴ１をＯＮ／
ＯＦＦさせるような信号がゲートに与えられるので、Ｆ
ＥＴ１はＯＮ／ＯＦＦを繰り返す。ＦＥＴ１がＯＮ／Ｏ
ＦＦを繰り返すことによりトランス３の１次側３ａに印
加される直流電圧がＯＮ／ＯＦＦされ、トランス３によ
り電圧変換された出力がトランスの２次側３ｂに出て、
それをダイオード等の整流回路で整流することによりＤ
Ｃ出力が出力端子１１に得られる。また、そのＤＣ出力
を制御回路６にフィードバックさせてＰＷＭ（パルス幅
変調）制御を行い、安定したＤＣ出力を出力端子１１に
得るフォワード形コンバータになっている。
て、入力電源が入力端子１０に投入されると、整流回路
５の出力に直流電流が得られ、これが制御回路６に電源
として供給され、この制御回路６からＦＥＴ１をＯＮ／
ＯＦＦさせるような信号がゲートに与えられるので、Ｆ
ＥＴ１はＯＮ／ＯＦＦを繰り返す。ＦＥＴ１がＯＮ／Ｏ
ＦＦを繰り返すことによりトランス３の１次側３ａに印
加される直流電圧がＯＮ／ＯＦＦされ、トランス３によ
り電圧変換された出力がトランスの２次側３ｂに出て、
それをダイオード等の整流回路で整流することによりＤ
Ｃ出力が出力端子１１に得られる。また、そのＤＣ出力
を制御回路６にフィードバックさせてＰＷＭ（パルス幅
変調）制御を行い、安定したＤＣ出力を出力端子１１に
得るフォワード形コンバータになっている。
【０００４】ここで、電流の流れは平滑コンデンサ４の
＋側からトランス３，ＦＥＴ１，電流検出抵抗２を通っ
て平滑コンデンサ４の−側に戻るという流れである。Ｆ
ＥＴ１のドレイン電流ＩD は、電流検出抵抗２を流れる
電流と等しく、この電流検出抵抗２の両端の電圧を検出
することにより、ドレイン電流ＩD を検出する方法が従
来よりなされている。また、大きいドレイン電流ＩD の
場合、ＦＥＴを複数本並列接続しているが、この場合も
電流検出は、前述のような電流検出抵抗２を使用した検
出方法がとられる。２本並列接続の回路図が図８であ
る。
＋側からトランス３，ＦＥＴ１，電流検出抵抗２を通っ
て平滑コンデンサ４の−側に戻るという流れである。Ｆ
ＥＴ１のドレイン電流ＩD は、電流検出抵抗２を流れる
電流と等しく、この電流検出抵抗２の両端の電圧を検出
することにより、ドレイン電流ＩD を検出する方法が従
来よりなされている。また、大きいドレイン電流ＩD の
場合、ＦＥＴを複数本並列接続しているが、この場合も
電流検出は、前述のような電流検出抵抗２を使用した検
出方法がとられる。２本並列接続の回路図が図８であ
る。
【０００５】
【発明が解決しようとする課題】従来の電流検出は、電
流検出抵抗２を設けて、その両端に生じる電圧を検出し
ているが、電流が大きくなると電流検出抵抗２のロスが
大きくなり、定格電力の大きいものが必要であった。ま
た、電流検出抵抗２が持っているインダクタンス分によ
り実際の電流波形とは違った、リンギングが多く誤差の
多い波形を検出することがよくある。そのため、高価な
無誘導巻を施した抵抗を使用する必要が出てくるなどの
問題点があった。また、ＦＥＴを複数本並列接続した場
合、その内何本かがドレイン・ソース間のオープン故障
となっても機能的には問題なく動作し、故障検出ができ
なかった。
流検出抵抗２を設けて、その両端に生じる電圧を検出し
ているが、電流が大きくなると電流検出抵抗２のロスが
大きくなり、定格電力の大きいものが必要であった。ま
た、電流検出抵抗２が持っているインダクタンス分によ
り実際の電流波形とは違った、リンギングが多く誤差の
多い波形を検出することがよくある。そのため、高価な
無誘導巻を施した抵抗を使用する必要が出てくるなどの
問題点があった。また、ＦＥＴを複数本並列接続した場
合、その内何本かがドレイン・ソース間のオープン故障
となっても機能的には問題なく動作し、故障検出ができ
なかった。
【０００６】本発明は、上記のような課題を解決するた
めになされたものであり、電流検出抵抗なしで電流検出
を行い、大電流の検出も容易にし、また、ＦＥＴが複数
本並列接続された回路の場合には、ドレイン・ソース間
のオープン故障も合わせて検出することができる電流検
出回路を提供することを目的とする。
めになされたものであり、電流検出抵抗なしで電流検出
を行い、大電流の検出も容易にし、また、ＦＥＴが複数
本並列接続された回路の場合には、ドレイン・ソース間
のオープン故障も合わせて検出することができる電流検
出回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る請求項１に
記載の電流検出回路は、ＦＥＴのドレイン・ソース間の
ＯＮ抵抗ＲDSがドレイン電流ＩD に対してほぼ一定であ
るという特性を利用し、ＦＥＴのドレイン・ソース電圧
ＶDSを検出することにより、ドレイン電流ＩDを検出す
る回路構成としたものである。また、請求項２に記載の
電流検出回路は、ドレイン電流の最小，最大値の電流変
化が大きくなるような使用の時は、ＦＥＴの温度を検出
し、温度によるＯＮ抵抗の変化分を補正するような機能
を有する温度補正回路を設けたものである。さらに、請
求項３に記載の電流検出回路は、複数本のＦＥＴが並列
接続された場合に、ドレイン・ソース間のオープン故障
を検出する検出機能を備えたものである。
記載の電流検出回路は、ＦＥＴのドレイン・ソース間の
ＯＮ抵抗ＲDSがドレイン電流ＩD に対してほぼ一定であ
るという特性を利用し、ＦＥＴのドレイン・ソース電圧
ＶDSを検出することにより、ドレイン電流ＩDを検出す
る回路構成としたものである。また、請求項２に記載の
電流検出回路は、ドレイン電流の最小，最大値の電流変
化が大きくなるような使用の時は、ＦＥＴの温度を検出
し、温度によるＯＮ抵抗の変化分を補正するような機能
を有する温度補正回路を設けたものである。さらに、請
求項３に記載の電流検出回路は、複数本のＦＥＴが並列
接続された場合に、ドレイン・ソース間のオープン故障
を検出する検出機能を備えたものである。
【０００８】
【作用】本発明における請求項１に記載の電流検出回路
は、ＦＥＴ自身のＯＮ抵抗ＲDSを利用してドレイン電流
ＩD を検出するため、外部に検出抵抗を設ける必要がな
く、回路構成が簡単になり、部品実装上も余裕ができ、
機器の小型化を図ることができる。また、検出抵抗から
発生するロスもなくなることから機器の電気的効率もよ
くなる。また、請求項２に記載の電流検出回路は、ＦＥ
Ｔの温度によるＯＮ抵抗ＲDSの変化分を補正する温度補
正回路を設けたので、より正確なドレイン電流ＩD を検
出することができる。さらに、請求項３に記載の電流検
出回路は、ＦＥＴが複数本並列接続された回路の場合、
電流検出と合わせてＦＥＴのドレイン・ソース間のオー
プン故障を検出することができる。
は、ＦＥＴ自身のＯＮ抵抗ＲDSを利用してドレイン電流
ＩD を検出するため、外部に検出抵抗を設ける必要がな
く、回路構成が簡単になり、部品実装上も余裕ができ、
機器の小型化を図ることができる。また、検出抵抗から
発生するロスもなくなることから機器の電気的効率もよ
くなる。また、請求項２に記載の電流検出回路は、ＦＥ
Ｔの温度によるＯＮ抵抗ＲDSの変化分を補正する温度補
正回路を設けたので、より正確なドレイン電流ＩD を検
出することができる。さらに、請求項３に記載の電流検
出回路は、ＦＥＴが複数本並列接続された回路の場合、
電流検出と合わせてＦＥＴのドレイン・ソース間のオー
プン故障を検出することができる。
【０００９】
〔実施例１〕以下、本発明の請求項１に対する実施例１
を図に基づいて説明する。図１は、従来例の図７のフォ
ワードコンバータ回路に適用した例である。１はＦＥ
Ｔ、３はトランス、４は平滑コンデンサ、５は整流回
路、６は制御回路、７は前記ＦＥＴ１がＯＮ時のドレイ
ン・ソース電圧ＶDSを検出するＶDS検出回路、１０は入
力端子、１１は出力端子である。ここでは、従来例の図
７，図８で存在していた電流検出抵抗２はなくなってい
る。なお、３ａおよび３ｂはトランス３の１次側，２次
側を示す。
を図に基づいて説明する。図１は、従来例の図７のフォ
ワードコンバータ回路に適用した例である。１はＦＥ
Ｔ、３はトランス、４は平滑コンデンサ、５は整流回
路、６は制御回路、７は前記ＦＥＴ１がＯＮ時のドレイ
ン・ソース電圧ＶDSを検出するＶDS検出回路、１０は入
力端子、１１は出力端子である。ここでは、従来例の図
７，図８で存在していた電流検出抵抗２はなくなってい
る。なお、３ａおよび３ｂはトランス３の１次側，２次
側を示す。
【００１０】次に、動作について説明する。基本的なＦ
ＥＴ１の動作および電流の流れは、従来例と同じであ
る。しかし、ドレイン電流ＩD の検出が違っている。す
なわち、ＦＥＴ１のドレイン・ソース間のＯＮ抵抗ＲDS
がドレイン電流ＩD に対してほぼ一定であるという特性
を利用し、ＦＥＴ１がＯＮの時のドレイン電流ＩD は、
次のように表すことができる。 ＩD ＝ＶDS／ＲDS ＲDS：一定 従って、ＯＮ時のドレイン・ソース電圧ＶDSを検出する
ことによりドレイン電流ＩD を検出することができる。
ＶDS検出回路７では、ドレイン・ソース電圧ＶDSとＦＥ
Ｔ１のＯＮ／ＯＦＦ信号を取り入れ、それらの情報をも
とにドレイン電流ＩD の情報として制御回路６へと送っ
ている。
ＥＴ１の動作および電流の流れは、従来例と同じであ
る。しかし、ドレイン電流ＩD の検出が違っている。す
なわち、ＦＥＴ１のドレイン・ソース間のＯＮ抵抗ＲDS
がドレイン電流ＩD に対してほぼ一定であるという特性
を利用し、ＦＥＴ１がＯＮの時のドレイン電流ＩD は、
次のように表すことができる。 ＩD ＝ＶDS／ＲDS ＲDS：一定 従って、ＯＮ時のドレイン・ソース電圧ＶDSを検出する
ことによりドレイン電流ＩD を検出することができる。
ＶDS検出回路７では、ドレイン・ソース電圧ＶDSとＦＥ
Ｔ１のＯＮ／ＯＦＦ信号を取り入れ、それらの情報をも
とにドレイン電流ＩD の情報として制御回路６へと送っ
ている。
【００１１】〔実施例２〕請求項１に対する実施例２を
図２に基いて説明する。図２はＧＴＯおよびトランジス
タのドライブ回路に本発明を適用した場合の実施例であ
る。ここで、１ｃはＧＴＯおよびトランジスタをＯＮさ
せる時にＯＮするＦＥＴ（以下ＯＮ ＦＥＴと称す）、
１ｄはＧＴＯおよびトランジスタをＯＦＦさせる時にＯ
ＮするＦＥＴ（以下ＯＦＦ ＦＥＴと称す）、３はトラ
ンス、５は整流回路、４ａ，４ｂは平滑コンデンサ、４
ｃは逆方向にバイアス電流供給用の電解コンデンサ、７
ａは前記ＯＮ ＦＥＴ１ｃがＯＮした時にＯＮ ＦＥＴ
１ｃのドレイン・ソース電圧ＶDSを取り入れるＶDS検出
回路、７ｂは前記ＯＦＦ ＦＥＴ１ｄがＯＮした時にＯ
ＦＦ ＦＥＴ１ｄのドレイン・ソース間電圧ＶDSを取り
入れるＶDS検出回路、６は制御回路、１０は入力端子、
Ｇ（Ｂ），Ｋ（Ｅ）はゲート（またはベース），カソー
ド（またはエミッタ）を示す。
図２に基いて説明する。図２はＧＴＯおよびトランジス
タのドライブ回路に本発明を適用した場合の実施例であ
る。ここで、１ｃはＧＴＯおよびトランジスタをＯＮさ
せる時にＯＮするＦＥＴ（以下ＯＮ ＦＥＴと称す）、
１ｄはＧＴＯおよびトランジスタをＯＦＦさせる時にＯ
ＮするＦＥＴ（以下ＯＦＦ ＦＥＴと称す）、３はトラ
ンス、５は整流回路、４ａ，４ｂは平滑コンデンサ、４
ｃは逆方向にバイアス電流供給用の電解コンデンサ、７
ａは前記ＯＮ ＦＥＴ１ｃがＯＮした時にＯＮ ＦＥＴ
１ｃのドレイン・ソース電圧ＶDSを取り入れるＶDS検出
回路、７ｂは前記ＯＦＦ ＦＥＴ１ｄがＯＮした時にＯ
ＦＦ ＦＥＴ１ｄのドレイン・ソース間電圧ＶDSを取り
入れるＶDS検出回路、６は制御回路、１０は入力端子、
Ｇ（Ｂ），Ｋ（Ｅ）はゲート（またはベース），カソー
ド（またはエミッタ）を示す。
【００１２】次に、動作について説明する。トランス３
により電圧変換された電圧が、平滑コンデンサ４ａ，４
ｂに加わっている。ＧＴＯおよびトランジスタをＯＮさ
せる信号が制御回路６から出てＯＮ ＦＥＴ１ｃに与え
られると、ＯＮ ＦＥＴ１ｃがＯＮして平滑コンデンサ
４ａ側の回路が閉じ、ゲート（ベース）からカソード
（エミッタ）へと順バイアス電流が供給される。この
時、ＯＦＦ ＦＥＴ１ｄはＯＦＦの状態である。
により電圧変換された電圧が、平滑コンデンサ４ａ，４
ｂに加わっている。ＧＴＯおよびトランジスタをＯＮさ
せる信号が制御回路６から出てＯＮ ＦＥＴ１ｃに与え
られると、ＯＮ ＦＥＴ１ｃがＯＮして平滑コンデンサ
４ａ側の回路が閉じ、ゲート（ベース）からカソード
（エミッタ）へと順バイアス電流が供給される。この
時、ＯＦＦ ＦＥＴ１ｄはＯＦＦの状態である。
【００１３】次に、ＧＴＯおよびトランジスタをＯＦＦ
させる信号が制御回路６から出てＯＦＦ ＦＥＴ１ｄに
与えられると、ＯＦＦ ＦＥＴ１ｄがＯＮして、カソー
ド（エミッタ）からゲート（ベース）へと逆バイアス電
流が供給される。この時、ＯＮ ＦＥＴ１ｃはＯＦＦの
状態である。この繰り返し動作により、ＧＴＯおよびト
ランジスタをＯＮ／ＯＦＦさせるＧＴＯおよびトランジ
スタのドライブ回路となっている。順バイアス電流、す
なわちＯＮ ＦＥＴ１ｃのドレイン電流ＩD の検出は、
ＶDS検出回路７ａにて検出され、逆バイアス電流、すな
わちＯＦＦ ＦＥＴ１ｄのドレイン電流ＩD の検出は、
ＶDS検出回路７ｂにて検出される。
させる信号が制御回路６から出てＯＦＦ ＦＥＴ１ｄに
与えられると、ＯＦＦ ＦＥＴ１ｄがＯＮして、カソー
ド（エミッタ）からゲート（ベース）へと逆バイアス電
流が供給される。この時、ＯＮ ＦＥＴ１ｃはＯＦＦの
状態である。この繰り返し動作により、ＧＴＯおよびト
ランジスタをＯＮ／ＯＦＦさせるＧＴＯおよびトランジ
スタのドライブ回路となっている。順バイアス電流、す
なわちＯＮ ＦＥＴ１ｃのドレイン電流ＩD の検出は、
ＶDS検出回路７ａにて検出され、逆バイアス電流、すな
わちＯＦＦ ＦＥＴ１ｄのドレイン電流ＩD の検出は、
ＶDS検出回路７ｂにて検出される。
【００１４】〔実施例３〕請求項２に対する実施例を実
施例３として図３に基づいて説明する。図３はフォワー
ドコンバータ回路について適用した例の部分図である。
実施例１の図１のフォワードコンバータ回路に温度検出
回路８、温度補正回路９を追加している。ＦＥＴ１がＯ
Ｎした時のドレイン・ソース電圧ＶDSをＶDS検出回路７
にて検出し、その信号と温度検出回路８により得た信号
を温度補正回路９に入れドレイン・ソース電圧ＶDSの補
正を行い、制御回路６に信号を送っている。
施例３として図３に基づいて説明する。図３はフォワー
ドコンバータ回路について適用した例の部分図である。
実施例１の図１のフォワードコンバータ回路に温度検出
回路８、温度補正回路９を追加している。ＦＥＴ１がＯ
Ｎした時のドレイン・ソース電圧ＶDSをＶDS検出回路７
にて検出し、その信号と温度検出回路８により得た信号
を温度補正回路９に入れドレイン・ソース電圧ＶDSの補
正を行い、制御回路６に信号を送っている。
【００１５】図４はＦＥＴ１の温度に対するＯＮ抵抗Ｒ
DSの変化を表した図である。温度が高くなれば、ほぼ直
線的にＯＮ抵抗ＲDSが増加している。この特性によるＯ
Ｎ抵抗ＲDSの変化分により生じるドレイン・ソース電圧
ＶDSの変化分を温度補正回路９にて補正する。温度補正
されたドレイン・ソース電圧ＶDSを得ることにより、よ
り正確なドレイン電流ＩD の検出が可能となる。
DSの変化を表した図である。温度が高くなれば、ほぼ直
線的にＯＮ抵抗ＲDSが増加している。この特性によるＯ
Ｎ抵抗ＲDSの変化分により生じるドレイン・ソース電圧
ＶDSの変化分を温度補正回路９にて補正する。温度補正
されたドレイン・ソース電圧ＶDSを得ることにより、よ
り正確なドレイン電流ＩD の検出が可能となる。
【００１６】〔実施例４〕請求項３に対する実施例を実
施例４として図５に基づいて説明する。図５はフォワー
ドコンバータ回路について適用した例の部分図である。
この回路では、ドレイン電流ＩD が多いため、複数本の
ＦＥＴ，ここではＦＥＴ１ａ，１ｂの２本が並列接続さ
れた回路構成となっている。また、回路にはＶDS検出回
路７が付加されている。この動作としては、制御回路６
からの信号によりＦＥＴ１ａ，１ｂが同じタイミングで
ＯＮ／ＯＦＦを繰り返していて、ＯＮ時のドレイン・ソ
ース電圧ＶDSをＶDS検出回路７により検出し、制御回路
６へと信号を送っている。ここまでは、図１の動作と同
じである。
施例４として図５に基づいて説明する。図５はフォワー
ドコンバータ回路について適用した例の部分図である。
この回路では、ドレイン電流ＩD が多いため、複数本の
ＦＥＴ，ここではＦＥＴ１ａ，１ｂの２本が並列接続さ
れた回路構成となっている。また、回路にはＶDS検出回
路７が付加されている。この動作としては、制御回路６
からの信号によりＦＥＴ１ａ，１ｂが同じタイミングで
ＯＮ／ＯＦＦを繰り返していて、ＯＮ時のドレイン・ソ
ース電圧ＶDSをＶDS検出回路７により検出し、制御回路
６へと信号を送っている。ここまでは、図１の動作と同
じである。
【００１７】次に、ドレイン・ソース間のオープン故障
検出の動作について説明する。図６は制御回路６内へＶ
DS検出回路７から送られたドレイン電流ＩD のレベルを
グラフに表したものである。縦軸はドレイン電流ＩD 、
横軸は時間を示している。ここでＩLMT は前記制御回路
６内で設定しているドレイン電流ＩD のリミット値であ
る。グラフ左側はドレイン電流ＩD よりドレイン電流Ｉ
D のリミット値ＩLMT の方が高い状態、つまりドレイン
電流ＩD がリミット値ＩLMT 以下でＦＥＴ１ａ，１ｂが
正常に動作していることを意味している。ところが何等
かの理由でタイミングｔでＦＥＴ１ａ，１ｂの２本の内
１本がドレイン・ソース間オープン故障したとすると正
常時に比べてＦＥＴのＯＮ抵抗ＲDSが２倍になり、制御
回路６内へ送られてくるドレイン電流ＩD レベルも２倍
となる。この時、ドレイン電流ＩD の検出値がドレイン
電流ＩD のリミット値ＩLMT より高くなるため、これを
制御回路６内にて検出することになり、ドレイン・ソー
ス間のオープン故障検出を行うことができる。図５につ
いてはＦＥＴが２本の場合であるが、複数本並列接続さ
れている場合においてもドレイン・ソース間のオープン
故障検出が可能である。
検出の動作について説明する。図６は制御回路６内へＶ
DS検出回路７から送られたドレイン電流ＩD のレベルを
グラフに表したものである。縦軸はドレイン電流ＩD 、
横軸は時間を示している。ここでＩLMT は前記制御回路
６内で設定しているドレイン電流ＩD のリミット値であ
る。グラフ左側はドレイン電流ＩD よりドレイン電流Ｉ
D のリミット値ＩLMT の方が高い状態、つまりドレイン
電流ＩD がリミット値ＩLMT 以下でＦＥＴ１ａ，１ｂが
正常に動作していることを意味している。ところが何等
かの理由でタイミングｔでＦＥＴ１ａ，１ｂの２本の内
１本がドレイン・ソース間オープン故障したとすると正
常時に比べてＦＥＴのＯＮ抵抗ＲDSが２倍になり、制御
回路６内へ送られてくるドレイン電流ＩD レベルも２倍
となる。この時、ドレイン電流ＩD の検出値がドレイン
電流ＩD のリミット値ＩLMT より高くなるため、これを
制御回路６内にて検出することになり、ドレイン・ソー
ス間のオープン故障検出を行うことができる。図５につ
いてはＦＥＴが２本の場合であるが、複数本並列接続さ
れている場合においてもドレイン・ソース間のオープン
故障検出が可能である。
【００１８】
【発明の効果】以上説明したように、本発明の請求項１
の発明は、ＦＥＴのドレイン・ソース間のＯＮ抵抗ＲDS
がドレイン電流ＩD に対してほぼ一定であるという特性
を利用し、ＦＥＴのドレイン・ソース電圧ＶDSを検出す
ることにより、ドレイン電流ＩD を検出するように回路
を構成したので、電流検出抵抗が不要となり回路構成が
簡単になり、また、部品実装上も余裕ができ、機器の小
型化を図ることができる。また、検出抵抗から発生する
ロスもなくなることから機器の電気的効率もよくなる。
また、請求項２に記載の発明は、ドレイン電流ＩD の最
小，最大値の電流変化が大きくなるような使用の時は、
ＦＥＴの温度を検出し、温度によるＯＮ抵抗ＲDSの変化
分を補正する機能を有する温度補正回路を設けたので、
請求項１の効果に加えて、ＦＥＴの温度を検出し、温度
によるＯＮ抵抗ＲDSの変化分を補正することにより、精
度の高い電流検出回路を得ることができる。さらに、請
求項３に記載の発明は、複数本のＦＥＴが並列接続され
た場合に、ドレイン・ソース間のオープン故障をＶDS検
出回路が検出するようにしたので、請求項１の効果に加
えて、ＦＥＴのドレイン・ソース間のオープン故障を検
出することができる。
の発明は、ＦＥＴのドレイン・ソース間のＯＮ抵抗ＲDS
がドレイン電流ＩD に対してほぼ一定であるという特性
を利用し、ＦＥＴのドレイン・ソース電圧ＶDSを検出す
ることにより、ドレイン電流ＩD を検出するように回路
を構成したので、電流検出抵抗が不要となり回路構成が
簡単になり、また、部品実装上も余裕ができ、機器の小
型化を図ることができる。また、検出抵抗から発生する
ロスもなくなることから機器の電気的効率もよくなる。
また、請求項２に記載の発明は、ドレイン電流ＩD の最
小，最大値の電流変化が大きくなるような使用の時は、
ＦＥＴの温度を検出し、温度によるＯＮ抵抗ＲDSの変化
分を補正する機能を有する温度補正回路を設けたので、
請求項１の効果に加えて、ＦＥＴの温度を検出し、温度
によるＯＮ抵抗ＲDSの変化分を補正することにより、精
度の高い電流検出回路を得ることができる。さらに、請
求項３に記載の発明は、複数本のＦＥＴが並列接続され
た場合に、ドレイン・ソース間のオープン故障をＶDS検
出回路が検出するようにしたので、請求項１の効果に加
えて、ＦＥＴのドレイン・ソース間のオープン故障を検
出することができる。
【図１】本発明の実施例１を示すフォワードコンバータ
の回路図である。
の回路図である。
【図２】本発明の実施例２を示すＧＴＯおよびトランジ
スタドライブの回路図である。
スタドライブの回路図である。
【図３】本発明の実施例３を示すフォワードコンバータ
の回路の部分図である。
の回路の部分図である。
【図４】ＦＥＴの温度に対するＯＮ抵抗ＲDSの変化を表
した図である。
した図である。
【図５】本発明の実施例４を示すフォワードコンバータ
の回路の部分図である。
の回路の部分図である。
【図６】制御回路内へ送られたレベル電流ＩD のレベル
を示す図である。
を示す図である。
【図７】従来の電流検出を行っているフォワード形コン
バータの一例を示す概略回路図である。
バータの一例を示す概略回路図である。
【図８】従来の複数本のＦＥＴを並列接続したフォワー
ド形コンバータを示す概略回路図である。
ド形コンバータを示す概略回路図である。
１ ＦＥＴ １ａ ＦＥＴ １ｂ ＦＥＴ １ｃ ＯＮ ＦＥＴ １ｄ ＯＦＦ ＦＥＴ ３ トランス ４ 平滑コンデンサ ４ａ 平滑コンデンサ ４ｂ 平滑コンデンサ ４ｃ 電解コンデンサ ５ 整流回路 ６ 制御回路 ７ ＶDS検出回路 ７ａ ＶDS検出回路 ７ｂ ＶDS検出回路 ８ 温度検出回路 ９ 温度補正回路 １０ 入力端子 １１ 出力端子
Claims (3)
- 【請求項１】 ドレイン・ソース間のＯＮ抵抗ＲDSがド
レイン電流ＩD に対して、ほぼ一定である特性を有する
ＦＥＴを使用した電気機器の電流検出回路であって、前
記ドレイン電流ＩD の増加に伴うドレイン・ソース電圧
ＶDSの増加を検出することによりドレイン電流ＩD を検
出するＶDS検出回路を備えたことを特徴とする電流検出
回路。 - 【請求項２】 ドレイン・ソース間のＯＮ抵抗ＲDSがド
レイン電流ＩD に対して、ほぼ一定である特性を有する
ＦＥＴを使用した電気機器の電流検出回路であって、前
記ドレイン電流ＩD の増加に伴うドレイン・ソース電圧
ＶDSの増加を検出することによりドレイン電流ＩD を検
出するＶDS検出回路を備え、さらに前記ＦＥＴのドレイ
ン・ソース間のＯＮ抵抗ＲDSの温度による変化を補正す
る温度補正回路を備えたことを特徴とする電流検出回
路。 - 【請求項３】 ドレイン・ソース間のＯＮ抵抗ＲDSがド
レイン電流ＩD に対して、ほぼ一定であるという特性を
有するＦＥＴが複数本並列接続して使用された電気機器
の電流検出回路であって、前記ドレイン電流ＩD の増加
に伴うドレイン・ソース電圧ＶDSの増加を検出すること
によりドレイン電流ＩD を検出し、前記ＦＥＴのうちい
ずれかのドレイン・ソース間のオープン故障を検出する
ＶDS検出回路を備えたことを特徴とする電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47393A JPH06201738A (ja) | 1993-01-06 | 1993-01-06 | 電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47393A JPH06201738A (ja) | 1993-01-06 | 1993-01-06 | 電流検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06201738A true JPH06201738A (ja) | 1994-07-22 |
Family
ID=11474760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP47393A Pending JPH06201738A (ja) | 1993-01-06 | 1993-01-06 | 電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06201738A (ja) |
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-
1993
- 1993-01-06 JP JP47393A patent/JPH06201738A/ja active Pending
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