JP5704105B2 - 半導体装置 - Google Patents

Description

本発明は、半導体スイッチ素子を備えた半導体装置に関する。

従来、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)等の半導体スイッチ素子を備えた半導体装置が、電力変換器などの様々な分野で用いられている。この種の半導体装置では、半導体スイッチ素子が設けられた通電路に静電気ノイズなどが印加されたり、Ｌ負荷などの影響によって、高電位側端子（例えば、ドレイン端子）と低電位側端子（例えば、ソース端子）との間に所定値以上の大きな電圧が印加されたりすると、素子破壊等の不具合を生じさせる虞があるため、何らかのサージ対策を講じることが望ましい。

上記のような半導体装置におけるサージ対策としては、例えば、特許文献１に示すような技術が知られている。特許文献１には、高圧側もしくは低圧側端子に負荷が接続されるとともにゲート端子に駆動回路が接続されてなる絶縁ゲート型トランジスタをサージ電圧から保護するためのサージ保護回路が開示されている。この特許文献１の構成では、パワーＭＯＳＦＥＴ（５２）のドレイン端子とゲート端子との間にツェナーダイオード群（５５）が接続され、このツェナーダイオード群（５５）は、ドレイン端子からのサージ電圧の印加によりブレークダウンするようになっている。また、ツェナーダイオード群（５５）には、このツェナーダイオード群（５５）とは逆向に逆流防止ダイオード（５８）が直列接続されている。さらに、パワーＭＯＳＦＥＴ（５２）のソース端子とゲート端子との間には、ブレークダウンする電圧が絶縁ゲート型トランジスタのゲート耐圧よりも低く、ツェナーダイオード群（５５）のブレークダウン時のゲート電圧をクランプするツェナーダイオード群（５６）が接続されている。この構成では、ドレイン端子側或いはソース端子側にサージ電圧が印加されたときにパワーＭＯＳＦＥＴ（５２）をオンさせてサージ電圧を逃がすように動作することになる。

特開２０００−７７５３７号公報

しかしながら、上記特許文献１の構成では、ゲート端子とドレイン端子の間にツェナーダイオードを設け、更にゲート端子とソース端子の間にもツェナーダイオードを設ける必要がある。図１８は、この従来構成の要部を簡略化して示すものであり、このような構成では、図１９に示すように、ゲート端子側から見たときの合成容量は、ＭＯＳＦＥＴ（図１８では符号ＳＷで図示）内部におけるゲートドレイン間及びゲートソース間の素子容量Ｃｉｓｓ（図１９では、ＭＯＳＦＥＴ内のゲートドレイン間、ゲートソース間の寄生容量をそれぞれＣｇｄ、Ｃｇｓとして例示）に加え、ゲートドレイン間に接続されるダイオードＤａ及びツェナーダイオードＺＤａの直列合成容量Ｃｄｇｄ（図１９では、ダイオードＤａの寄生容量をＣｄ、ツェナーダイオードＺＤａの寄生容量をＣｚｄ１として例示）と、ゲートソース間に接続されるツェナーダイオードＺＤｂの直列合成容量Ｃｄｇｓ（図１９では、ツェナーダイオードＺＤｂの寄生容量をＣｚｄ２として例示）とが入力容量として並列に加わることになる。つまり、ゲート端子側から見て入力容量が全体として大きくなってしまうため、スイッチング速度の低下を招くという問題があった。

また、近年では、スイッチング速度が速く、損失が小さいなどのメリットから、窒化ガリウム（ＧａＮ）系のスイッチ素子が開発されつつあるが、この窒化ガリウム系のスイッチ素子は、素子容量が従来のものより小さく、上述のような寄生容量の影響を大きく受けることが懸念される。このように寄生容量の影響が大きくなり入力容量全体が大きくなると、スイッチング速度が速いというこの種の素子の利点が生かせなくなってしまうため、この種の素子では、付加する保護素子に起因して入力容量が増大しないことが特に求められる。また、このような課題は、他の種類の半導体スイッチ素子でも求められることである。

本発明は、上述した課題を解決するためになされたものであり、半導体スイッチ素子を備えた半導体装置において、半導体スイッチ素子をサージ電圧から効果的に保護し得る構成を、スイッチング速度の低下を抑えつつ実現することを目的とする。

上記目的を達成するため、第１の発明に係る半導体装置は、
所定の信号入力部からの信号を受ける制御端子と、高電位側の通電路に接続される高電位側端子と、低電位側の通電路に接続される低電位側端子とを備え、前記制御端子に対して所定閾値を超える電圧が印加された場合にオン動作する半導体スイッチ素子と、
前記高電位側端子と前記低電位側端子との間に直列に接続される第１の電圧設定回路及び第２の電圧設定回路を備え、前記第１の電圧設定回路は前記高電位側端子に一方を接続され、前記第２の電圧設定回路は前記低電位側端子に一方を接続された電圧設定回路と、
前記第１の電圧設定回路と前記第２の電圧設定回路との間の接続部に導通する構成で入力端子が接続され、前記制御端子に導通する構成で出力端子が接続され、前記入力端子側から前記出力端子側のみに電流を通す第１の整流器と、
を備え、
前記高電位側端子と前記低電位側端子との間の電位差が所定値以下となる通常時には、前記信号入力部から前記制御端子に対してオフ信号が与えられているときに前記接続部から前記第１の整流器を介して前記制御端子に印加される電圧が前記閾値未満となるように構成され、
前記高電位側端子と前記低電位側端子との間の電位差が前記所定値を超える異常時には、前記接続部から前記第１の整流器を介して前記制御端子に印加される電圧が前記閾値を超えるように前記接続部の電位が上昇することで前記半導体スイッチ素子がオン動作し、前記高電位側端子と前記低電位側端子との間に電流が流れることを特徴とする。

請求項１の発明では、半導体スイッチ素子の高電位側端子と低電位側端子との間に直列に接続される第１の電圧設定回路及び第２の電圧設定回路を備え、前記第１の電圧設定回路は前記高電位側端子に一方を接続され、前記第２の電圧設定回路は前記低電位側端子に一方を接続された電圧設定回路が設けられ、この電圧設定回路における接続部（即ち、第１の電圧設定回路と第２の電圧設定回路との間の接続点）に導通する構成で入力端子が接続され、制御端子側に導通する構成で出力端子が接続され、前記入力端子側から前記出力端子側のみに電流を通す構成で第１の整流器が設けられている。そして、高電位側端子と低電位側端子との間の電位差が所定値以下となる通常時には、信号入力部から制御端子に対してオフ信号が与えられているときに接続部から第１の整流器を介して制御端子に印加される電圧が閾値未満となるように構成されている。従って、通常時には、オフ信号が与えられているときに半導体スイッチ素子がオン動作することなく維持される。
一方、高電位側端子と低電位側端子との間の電位差が所定値を超える異常時には、接続部から第１の整流器を介して制御端子に印加される電圧が閾値を超えるように接続部の電位が上昇することで半導体スイッチ素子がオン動作し、高電位側端子と低電位側端子との間に電流が流れるようになっている。従って、通電路にサージ電圧が発生したときには、半導体スイッチ素子をオン動作してサージ電圧を逃がすことができ、半導体スイッチ素子を効果的に保護することができる。
また、この構成では、半導体スイッチ素子の制御端子から見た入力容量は、半導体スイッチ素子内部の素子容量に対して第１の整流器の容量と電圧設定回路の合成容量（即ち、第１の電圧設定回路と第２の電圧設定回路の合成容量）とが直列に追加された形となるため、低く抑えられることになる。従って、半導体スイッチ素子をサージ電圧から効果的に保護し得る構成を、スイッチング速度の低下を抑えつつ実現することができる。
また、この構成によれば、半導体スイッチ素子をサージ電圧から効果的に保護しつつスイッチング速度の低下を抑え得る構成を、素子数を抑えてより簡易に実現することができる。

請求項２の発明では、電圧設定回路は、第１の電圧設定回路を構成する第１のコンデンサと、第２の電圧設定回路を構成する第２のコンデンサとが直列に接続された構成をなしている。
この構成によれば、第１の電圧設定回路及び第２の電圧設定回路を抵抗で構成する場合に比べて電圧設定回路を流れる直流電流を抑えることができ、ひいては損失を抑えることができる。

請求項３の発明では、第１の電圧設定回路に、第１のコンデンサと並列に第１の抵抗部が設けられており、第２の電圧設定回路に、第２のコンデンサと並列に第２の抵抗部が設けられている。
この構成によれば、高電位側端子と低電位側端子との間で突発的に電位差が生じたときにこの電位差を高速かつ安定的に収束させることができる。

請求項４の発明では、第１のコンデンサの容量Ｃａよりも第２のコンデンサの容量Ｃｂのほうが大きくなっており、第２の抵抗部の抵抗値Ｒｅよりも第１の抵抗部の抵抗値Ｒｄのほうが大きくなっている。
この構成によれば、高電位側端子と低電位側端子との間で突発的に電位差が生じたときにこの電位差をより高速かつ安定的に収束させることができる。

請求項５の発明では、第１のコンデンサの容量Ｃａに対する第２のコンデンサの容量Ｃｂの比Ｃａ／Ｃｂと、第２の抵抗部の抵抗値Ｒｅに対する第１の抵抗部の抵抗値Ｒｄの比Ｒｅ／Ｒｄとが略同一とされている。
この構成によれば、高電位側端子と低電位側端子との間で突発的に電位差が生じたときにこの電位差をより一層高速かつ安定的に収束させることができる。

請求項６の発明では、第２の電圧設定回路において、低電位側の通電路と第１の整流器の入力端子との間に第２の整流器からなる第３の電圧設定回路が第２の抵抗部と直列に設けられている。
この構成によれば、信号入力部から制御端子に対してオフ信号が与えられるときの電圧（オフ電圧）をより安定させることができる。

請求項７の発明では、第２の整流器は、一般的な整流ダイオード、ツェナーダイオード、FRD（Fast Recovery Diode：高速整流ダイオード）、SBD（Schottky Barrier Diode）、MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor)、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成されており、そのツェナー電圧または閾値電圧によって定まる電圧値を用いて電圧保持するように構成されている。
この構成によれば、信号入力部から制御端子に対してオフ信号が負電圧で与えられるとき、ツェナーダイオードＺＤ１のツェナー電圧以下の負電圧（オフ電圧）をより安定させ得る構成を簡易に実現できる。
一般的な整流ダイオード、FRD、SBDでは、ダイオードの順方向特性をツェナーダイオードの定電圧特性に代用することで同等の効果を得られる。またMOSFETでは、ゲートソース間を接続して寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性に代用できる。更にまた、バイポーラトランジスタでは、ベースコレクタ間を接続してベースエミッタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性に代用でき、またベースエミッタ間を接続してベースコレクタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタのツェナーダイオードの定電圧特性の代用については、単体だけでなく２つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。

請求項８の発明では、第１の電圧設定回路において、第１のコンデンサと直列に第１の制限抵抗が設けられ、第２の電圧設定回路には、第２のコンデンサと直列に第２の制限抵抗が設けられており、第１のコンデンサの容量Ｃａよりも第２のコンデンサの容量Ｃｂのほうが大きくなっており、第２の制限抵抗の抵抗値Ｒｂよりも第１の制限抵抗の抵抗値Ｒａのほうが大きくなっている。
この構成では、相対的に容量の小さい第１のコンデンサでの充放電によって生じる電流を相対的に抵抗値の大きい第１の制限抵抗で制限でき、相対的に容量の大きい第２のコンデンサでの充放電によって生じる電流を相対的に抵抗値の小さい第２の制限抵抗によって制限することができるようになる。これにより、第１の電圧設定回路側の充放電状態と第２の電圧設定回路側の充放電状態を近づけることができ、第１の電圧設定回路と第２の電圧設定回路とを接続する接続部の電圧をより安定させることができる。

請求項９の発明では、第１の電圧設定回路において、第１のコンデンサと直列に第１の制限抵抗が設けられ、第２の電圧設定回路において、第２のコンデンサと直列に第２の制限抵抗が設けられている。そして、第１のコンデンサの容量Ｃａに対する第２のコンデンサの容量Ｃｂの比Ｃａ／Ｃｂと、第２の制限抵抗の抵抗値Ｒｂに対する第１の制限抵抗の抵抗値Ｒａの比Ｒｂ／Ｒａとが略同一とされている。
この構成によれば、第１の電圧設定回路側の充放電状態と第２の電圧設定回路側の充放電状態をより近づけることができる。

請求項１０の発明では、第１の電圧設定回路において、第１のコンデンサと直列に第１の制限抵抗が設けられており、第１のコンデンサと並列に第１の抵抗部が設けられている。また、第２の電圧設定回路において、第２のコンデンサと直列に第２の制限抵抗が設けられており、第２のコンデンサと並列に第２の抵抗部が設けられている。そして、第１のコンデンサの容量Ｃａに対する第２のコンデンサの容量Ｃｂの比Ｃａ／Ｃｂと、第２の制限抵抗の抵抗値Ｒｂに対する第１の制限抵抗の抵抗値Ｒａの比Ｒｂ／Ｒａと、第２の抵抗部の抵抗値Ｒｅに対する第１の抵抗部の抵抗値Ｒｄの比Ｒｅ／Ｒｄとが略同一とされている。
この構成によれば、第１の電圧設定回路側の充放電状態と第２の電圧設定回路側の充放電状態をより一層近づけることができる。

請求項１１の発明では、第１の整流器は、一般的な整流ダイオード、ツェナーダイオード、FRD（Fast Recovery Diode：高速整流ダイオード）、SBD（Schottky Barrier Diode）、MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor)、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成されている。
このようにすることで、半導体スイッチ素子をサージ電圧から効果的に保護しつつスイッチング速度の低下を抑え得る構成をより簡易に実現することができる。
MOSFETでは、ゲートソース間を接続することで寄生ダイオードを利用できる。また、バイポーラトランジスタでは、ベースコレクタ間を接続することでベースエミッタ間のＰＮ接合を、ベースエミッタ間を接続することでベースコレクタ間のＰＮ接合をダイオードとして利用ができる。

請求項１２の発明では、半導体スイッチ素子は、半導体として窒化ガリウムを主体としている。
窒化ガリウムを主体として構成される半導体スイッチ素子は、オン抵抗及び損失が比較的小さく、低い入力電圧でも増幅能力が高いという利点を有しており、素子容量が小さいという特徴を有している。このような半導体スイッチ素子を用いる半導体装置において、上記半導体スイッチ素子をサージ電圧から保護するために保護回路を設けようとした場合、従来のような方式では入力側の容量が全体として増加してしまい、素子容量が小さいという上記特性を生かしきれない懸念がある。しかしながら、本発明のような方式を用いることで、サージ電圧から効果的に保護しうる構成を実現しつつ入力側の容量増大を抑えることができ、窒化ガリウムを主体とする上記半導体スイッチ素子の特性を十分に生かすことができる。

図１は、本発明の第１実施形態に係る半導体装置の要部を概略的に例示する回路図である。 図２は、第１実施形態に係る半導体装置についての詳細構成を例示する回路図である。 図３は、半導体スイッチ素子付近の寄生容量について説明する説明図である。 図４（Ａ）は、第１の整流器として一般的な整流ダイオードを用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図４（Ｂ）は、第１の整流器としてＦＲＤ（高速整流ダイオード）を用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図４（Ｃ）は、第１の整流器としてＳＢＤ（ショットキーバリアダイオード）を用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図４（Ｄ）は、第１の整流器としてツェナーダイオードを用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。 図５（Ａ）は、第１の整流器としてＭＯＳＦＥＴを用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図５（Ｂ）は、第１の整流器としてバイポーラトランジスタを用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図５（Ｃ）は、第１の整流器としてバイポーラトランジスタを用いた場合の図５（Ｂ）とは異なる例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。 図６（Ａ）は、第１の整流器として一般的な整流ダイオードを多段構成で用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図６（Ｂ）は、第１の整流器としてＦＲＤ（高速整流ダイオード）を多段構成で用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図６（Ｃ）は、第１の整流器としてＳＢＤ（ショットキーバリアダイオード）を多段構成で用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図６（Ｄ）は、第１の整流器としてツェナーダイオードを多段構成で用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。 図７（Ａ）は、第１の整流器としてＭＯＳＦＥＴを多段構成で用いた例を説明する説明図である。図７（Ｂ）は、第１の整流器としてバイポーラトランジスタを多段構成で用いた例を説明する説明図である。図７（Ｃ）は、第１の整流器としてバイポーラトランジスタを多段構成で用いた場合の図７（Ｂ）とは異なる例を説明する説明図である。 図８（Ａ）は、図７（Ａ）の例における順方向電流と順方向電圧との関係を説明する説明図である。図８（Ｂ）は、図７（Ｂ）の例における順方向電流と順方向電圧との関係を説明する説明図である。図８（Ｃ）は、図７（Ｃ）の例における順方向電流と順方向電圧との関係を説明する説明図である。 図９は、本発明の第２実施形態に係る半導体装置の要部を概略的に例示する回路図である。 図１０は、第２実施形態に係る半導体装置についての詳細構成を例示する回路図である。 図１１は、図１０の半導体装置の一部を変更した変更例を示す回路図である。 図１２は、本発明の第３実施形態に係る半導体装置の要部を概略的に例示する回路図である。 図１３は、第３実施形態に係る半導体装置についての詳細構成を例示する回路図である。 図１４は、本発明の第４実施形態に係る半導体装置の要部を概略的に例示する回路図である。 図１５は、第４実施形態に係る半導体装置についての詳細構成を例示する回路図である。 図１６は、第５実施形態に係る半導体装置についての詳細構成を例示する回路図である。 図１７は、第６実施形態に係る半導体装置についての詳細構成を例示する回路図である。 図１８は、従来における半導体スイッチ素子の保護回路の例を概略的に示す回路図である。 図１９は、図１８の半導体装置における半導体スイッチ素子付近の寄生容量を説明する説明図である。

[第１実施形態]
以下、本発明を具現化した第１実施形態について、図面を参照して説明する。
図１は、本発明の第１実施形態に係る半導体装置の要部を概略的に例示する回路図である。図２は、第１実施形態に係る半導体装置についての詳細構成を例示する回路図である。図３は、半導体スイッチ素子付近の寄生容量について説明する説明図である。

図１に示す半導体装置１は、例えば半導体スイッチ素子ＳＷ１（以下、単にスイッチ素子ＳＷ１ともいう）のドレイン側又はソース側に接続される負荷を駆動する負荷駆動装置として構成されている。負荷駆動装置としての構成は様々であり、ソース端子側に負荷が接続される構成を例示すると、例えばスイッチ素子ＳＷ１のソース端子側にモータ、ランプ等の負荷の一端側が導通し、負荷の他端側がグランドに導通しており、ドレイン側が図示しない電源に接続されるようになっている。この構成では、ゲートドライバ３からオン信号（例えばＨレベル信号）が出力されたときに、スイッチ素子ＳＷ１がオン状態となり、通電路７、８に駆動電流が流れることで負荷が駆動される。なお、半導体装置１の適用例はこれに限られず、例えばハーフブリッジ回路やフルブリッジ回路などの様々な回路に設けられる半導体スイッチ素子の駆動装置に適用することができ、いずれの場合でも、ゲートドライバ３からスイッチ素子ＳＷ１にオン信号が与えられたときにスイッチ素子ＳＷ１がオン状態となり、ドレインソース間に駆動電流が流れることになる。

スイッチ素子ＳＷ１は、例えばＮチャンネル型のＭＯＳＦＥＴとして構成されている。このスイッチ素子ＳＷ１は、ゲートドライバ３からの制御信号が入力されるゲート端子と、高電位側の通電路７に接続されるドレイン端子と、低電位側の通電路８に接続されるソース端子とを備え、ゲート端子に対して所定閾値（ゲート閾値）を超える電圧が印加された場合にオン動作し、ゲート端子に印加される電圧が所定閾値（ゲート閾値）以下のときにオフ動作するように構成されており、ゲート端子に与えられる制御信号の状態に応じて通電路（通電路７、８）を通電状態と非通電状態とに切り替えるように機能している。なお、スイッチ素子ＳＷ１のゲート端子が「制御端子」の一例に相当し、ドレイン端子が「高電位側端子」の一例に相当し、ソース端子が「低電位側端子」の一例に相当している。また、本構成では、ソース端子とドレイン端子間に、ソース端子側をアノードとしドレイン端子側をカソードとする構成で還流ダイオード（寄生ダイオード）１４が接続されている（存在している）。

更に、半導体装置１には、スイッチ素子ＳＷ１のドレイン端子（高電位側端子）とソース端子（低電位側端子）との間に第１の電圧設定回路１１及び第２の電圧設定回路１２を直列に接続する構成で電圧設定回路５が設けられている。この電圧設定回路５は、スナバ回路（いわゆるＣスナバ）として構成されており、第１のコンデンサＣ１によって第１の電圧設定回路１１が構成され、第２のコンデンサＣ２によって第２の電圧設定回路１２が構成されており、これら第１のコンデンサＣ１と第２のコンデンサＣ２とが直列に接続された構成をなしている。また、第１のコンデンサＣ１は、高耐圧、小容量のコンデンサとして構成されており、第２のコンデンサＣ２は、低耐圧、大容量のコンデンサとして構成されている。この電圧設定回路５では、第１のコンデンサＣ１の耐圧のほうが、第２のコンデンサＣ２の耐圧よりも大きくなっており、また、第１のコンデンサＣ１の容量をＣａとし、第２のコンデンサＣ２の容量をＣｂとしたとき、Ｃａ＜Ｃｂとなっている。また、ＣａとＣｂの比Ｃａ：Ｃｂは、１：５〜１：５００程度（即ち、Ｃａ／Ｃｂが、１／５〜１／５００程度）となっている。この構成では、ＣａとＣｂの容量比によって接続部６の電位（電圧設定回路５の中点電位）の程度が調整されており、ドレインソース間の電位差が通常電圧（例えば、電源電圧）付近に保たれているときには、第１のコンデンサＣ１と第２のコンデンサＣ２の間を接続する接続部６の電位（即ち、電圧設定回路５の中点Ｐ１の電位）はゲート閾値以上にならず、スイッチ素子ＳＷ１のゲートをクランプしない構成となっている。また、静電気ノイズやＬ負荷などに起因してドレインソース間の電位差が上昇するときの当該電位差の上限（即ち、印加可能な上限電圧）が、半導体装置の耐圧を超えないように設定されており、ドレインソース間に想定される上限電圧が印加されたときにＣａとＣｂの分圧比に応じて定まる接続部６の電位（電圧設定回路５の中点電位）が、半導体スイッチ素子ＳＷ１のゲート閾値以上であって且つゲート耐圧以下となるように設定されている。

更に、電圧設定回路５における接続部６側に入力端子としてアノードが接続され、スイッチ素子ＳＷ１のゲート端子側に出力端子としてカソードが接続される構成で、第１の整流器Ｄ１が設けられている。この第１の整流器Ｄ１は、低耐圧、小電流容量（小型）のダイオードとして構成されており、例えば、図４（Ｃ)のような容量（リカバリ電荷）が小さく、Ｖｆの低いショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）とすることで、誤動作しにくい構成とすることができる。なお、第１の整流器を構成するＳＢＤ（図４（Ｃ）の例）に代えて、図４（Ａ）のような一般的な整流ダイオード、図４（Ｂ）のようなＦＲＤ（Fast Recovery Diode）、図４（Ｄ）のようなツェナーダイオード、図５（Ａ）のようなMOSFET、図５（Ｂ）又は図５（Ｃ）のようなバイポーラトランジスタなどとして構成してもよい。ダイオードの順方向特性を利用する場合、一般的な整流ダイオード、FRD、ツェナーダイオードの配置は、接続部６側にアノードが接続され、スイッチ素子ＳＷ１のゲート端子側にカソードが接続された構成とすることで、同等の効果を得られる。また図５（Ａ）のようなMOSFETでは、ゲートソース間を接続し、ゲート端子およびソース端子をアノード端子、ドレイン端子をカソード端子とすることで寄生ダイオードの順方向特性を利用できる。更にまた、バイポーラトランジスタでは、図５（Ｂ）のようにベースコレクタ間を接続し、ベース端子およびコレクタ端子をアノード端子、エミッタ端子をカソード端子とすることでベースエミッタ間のＰＮ接合の順方向特性を利用できる。或いは、図５（Ｃ）のように、ベースエミッタ間を接続し、ベース端子およびエミッタ端子をアノード端子、コレクタ端子をカソード端子とすることでベースコレクタ間のＰＮ接合の順方向特性を利用できる。なお一般的な整流ダイオード、FRD、SBD、ツェナーダイオード、MOSFET、バイポーラトランジスタの構成は、単体だけでなく、図６〜図８のように２つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。なお、図６（Ａ）〜（Ｄ）の各図では、それぞれの左図の構成における段数の増加に伴う特性の変化を矢印等にて説明している。また、図８（Ａ）〜（Ｃ）では、図７（Ａ）〜（Ｃ）のそれぞれの構成における段数の増加に伴う特性の変化を矢印等にて説明している。また、MOSFETはnチャネルMOSFETに限ることなく、pチャネルMOSFETと対応する接続により同等の効果を得られる。また同様に、バイポーラトランジスタはNPNバイポーラトランジスタに限ることなく、PNPバイポーラトランジスタと対応する接続により同等の効果を得ることができる。なお、図４（Ｄ）、図６（Ｄ）のようなツェナーダイオードにおいて、接続部６側にカソードが接続され、スイッチ素子ＳＷ１のゲート端子側にアノードが接続された構成で定電圧特性を利用する場合、熱損失（駆動損失）が大きくなるデメリットがある。

具体的には、直列に接続される第１のコンデンサＣ１と第２のコンデンサＣ２の間に導通する構成で第１の整流器Ｄ１を構成するダイオードのアノードが接続され、スイッチ素子ＳＷ１のゲート端子に導通する構成で第１の整流器Ｄ１を構成するダイオードのカソードが接続されており、電圧設定回路５の中点電位（即ち、接続部６の電位）が第１の整流器Ｄ１に印加されるようになっている。

ゲートドライバ３は、スイッチ素子ＳＷ１のゲート端子に対し、信号ライン９を介してゲート閾値以上の信号（オン信号）とゲート閾値未満の信号（オフ信号）を与えるように機能するものであり、公知の駆動回路によって構成されている。このゲートドライバ３は、公知の様々な回路を適用することができ、例えばＰＷＭ信号を出力可能なＰＷＭ駆動回路などであってもよく、スイッチ素子ＳＷ１をオンオフ制御し得る公知の他の駆動回路であってもよい。なお、図１の構成では、図２の入力側回路部４を省略しているがこのような入力側回路部４を介在させた構成とすることができる。

次に、本構成の基本的な動作について説明する。
半導体装置１では、上述したように第１のコンデンサＣ１の容量Ｃａと第２のコンデンサＣ２の容量Ｃｂの容量比によって接続部６の電位（電圧設定回路５の中点電位）の程度が調整されており、高電位側の通電路７の電位が通常電圧（例えば電源電圧）付近に保たれているときには、第１のコンデンサＣ１と第２のコンデンサＣ２の間を接続する接続部６の電位（即ち、電圧設定回路５の中点Ｐ１の電位）はスイッチ素子ＳＷ１のゲート閾値以上にならず、接続部６から第1の整流器Ｄ１を構成するダイオードを介してゲート端子に印加される電圧がゲート閾値未満となるため、スイッチ素子ＳＷ１のゲートをクランプしない。つまり、高電位側の通電路７の電位が通常電圧付近に保たれ、ドレイン端子とソース端子の間の電位差が所定値以下となるような通常時には、電圧設定回路５の中点電位によってスイッチ素子ＳＷ１がオン動作することはなく、ゲートドライバ３からの制御信号によって通常のターンオン及びターンオフを行う。従って、このような通常時には、ゲートドライバ３からゲート端子に対してオフ信号（例えばＬレベル信号）が与えられているときにスイッチ素子ＳＷ１がオフ動作し、ゲートドライバ３からゲート端子に対してオン信号（例えばＨレベル信号）が与えられているときにスイッチ素子ＳＷ１がオン動作することになる。

図１に示す半導体装置１では、スイッチ素子ＳＷ１のゲート端子側から見た入力容量は、図３に示すように、スイッチ素子ＳＷ１内部におけるゲートドレイン間及びゲートソース間の素子容量Ｃｉｓｓ（図３では、スイッチ素子ＳＷ１内のゲートドレイン間、ゲートソース間の寄生容量をそれぞれＣｇｄ、Ｃｇｓとして例示）に加え、電圧設定回路５における第１のコンデンサＣ１と第２のコンデンサＣ２の並列容量Ｃとダイオードとして構成される第1の整流器Ｄ１の寄生容量Ｃｄ１との直列合成容量が追加されることとなる。このため、第1の整流器Ｄ１を構成するダイオードの寄生容量Ｃｄ１がスイッチ素子ＳＷ１の素子容量Ｃｉｓｓに対して十分小さければ、電圧設定回路５の容量Ｃは、入力容量全体にほとんど影響を与えないことになる。このように構成されているため、スイッチ素子ＳＷ１の高速ＳＷ性能を低下させることなく、オンオフ動作が可能となる。

一方、ゲートドレイン間の電位差が所定値を超える異常時（例えば、高電位側の通電路７において静電気ノイズやＬ負荷などに起因する電位上昇が生じた場合等）には、電圧設定回路５における接続部６の電位（即ち、第１のコンデンサＣ１と第２のコンデンサＣ２の間の中点電位）はスイッチ素子ＳＷ１のドレインソース間に接続されたＣスナバの容量比（即ち、第１のコンデンサＣ１の容量Ｃａと第２のコンデンサＣ２の容量Ｃｂの比）とドレインソース間電圧で定まる電位に上昇する。この構成では、ドレインソース間電圧が所定値を超えるときにゲート端子に印加される電圧（即ち、接続部６から第1の整流器Ｄ１を構成するダイオードを介してゲート端子に印加される電圧）が所定閾値（ゲート閾値）を超えるように中点電位が上昇するようになっており、この時、中点電位は、第1の整流器Ｄ１を構成するダイオードを介してスイッチ素子ＳＷ１のゲートをクランプし、オンする。つまり、ドレインソース間電圧が所定値を超えるときには強制的にスイッチ素子ＳＷ１をオン動作させ、ドレインソース間に印加されるエネルギー（静電気ノイズやアバランシェ動作のエネルギー等）をソース端子側に開放することができるようになっている。

このように、本構成では、ドレインソース間に突発的なエネルギーに起因する電位差が発生したときにスイッチ素子ＳＷ１をオン動作してサージ電流を逃がすことができるため、ドレインソース間に耐圧を超える電圧が印加され続けることがなく、スイッチ素子ＳＷ１を効果的に保護することができる。

また、上記のようにスイッチ素子ＳＷ１がオン動作してサージ電流が流れ、ドレインソース間に印加されるエネルギーがソース端子側に開放されると、ドレインソース間の電位差は上記所定値以下に低下することになり、このとき、上記接続部６の電位（即ち中点電位）はスイッチ素子ＳＷ１のゲート閾値以下に低下することになる。従って、ゲートドライバ３からオン信号が出力されていなければスイッチ素子ＳＷ１のゲート端子をクランプできなくなり、スイッチ素子ＳＷ１はオフ動作することになる。その後、ゲート端子に印加される電圧は本来の電圧（通常時のオフ電圧及びオン電圧）で安定する。

図１に示す構成では、スイッチ素子ＳＷ１をサージ電圧から効果的に保護しつつスイッチング速度の低下を抑え得る構成を、Ｃスナバとして構成される電圧設定回路５及びダイオードで構成された第1の整流器Ｄ１を要部とする単純な構成により素子数を抑えて実現することができる。

また、図１の構成では、電圧設定回路５として、第１のコンデンサＣ１と第２のコンデンサＣ２とが直列に接続されたＣスナバを採用しているため、第１の電圧設定回路１１及び第２の電圧設定回路１２を抵抗等で構成する場合に比べて電圧設定回路５を流れる直流電流を抑えることができ、ひいては損失を抑えることができる。また、Ｃスナバの効果により、アバランシェ時の電圧変動（ｄＶ／ｄｔ）を遅くすることができる。

また、本実施形態に係る半導体装置１は、より詳細には、例えば、図２のように構成することができる。
図２の構成は、図１の構成を更に具体化した例を示すものであり、この構成では、例えばスイッチ素子ＳＷ１が設けられた回路部の外側に、電圧設定回路５や第1の整流器Ｄ１を構成するダイオードが外付け回路として取り付けられている。そして、この図２では、第１のコンデンサＣ１の両側に直列に存在する寄生インダクタンスＬ１、Ｌ１’、第２のコンデンサＣ２の両側に直列に存在する寄生インダクタンスＬ２、Ｌ２’、第１の整流器Ｄ１におけるダイオードの両側に直列に存在する寄生インダクタンスＬ３、Ｌ３’及び寄生抵抗Ｒ３を含めて示している。更に、図２の構成では、第１の電圧設定回路１１において、第１のコンデンサＣ１と直列に第１の制限抵抗Ｒ１が設けられており、第２の電圧設定回路１２には、第２のコンデンサＣ２と直列に第２の制限抵抗Ｒ２が設けられている。

この具体的構成では、第１のコンデンサＣ１の容量Ｃａよりも第２のコンデンサＣ２の容量Ｃｂのほうが大きくなっており、第２の制限抵抗Ｒ２の抵抗値Ｒｂよりも第１の制限抵抗Ｒ１の抵抗値Ｒａのほうが大きくなっている。これにより、相対的に容量の小さい第１のコンデンサＣ１での充放電によって生じる電流を相対的に抵抗値の大きい第１の制限抵抗Ｒ１で制限でき、相対的に容量の大きい第２のコンデンサＣ２での充放電によって生じる電流を相対的に抵抗値の小さい第２の制限抵抗によって制限することができるようになる。これにより、第１の電圧設定回路側の充放電状態と第２の電圧設定回路側の充放電状態を近づける（時定数を近づける）ことができる。また、制限抵抗Ｒ１の抵抗値Ｒａおよび制限抵抗Ｒ２の抵抗値Ｒｂを高抵抗な抵抗値とすることで第１のコンデンサＣ１や第２のコンデンサＣ２付近に存在する寄生インダクタンスの影響を抑えることができ、第１の電圧設定回路と第２の電圧設定回路とを接続する接続部６の電圧をより安定させることができる。

より具体的には、第１のコンデンサＣ１の容量Ｃａに対する第２のコンデンサＣ２の容量Ｃｂの比Ｃａ／Ｃｂと、第２の制限抵抗Ｒ２の抵抗値Ｒｂに対する第１の制限抵抗Ｒ１の抵抗値Ｒａの比Ｒｂ／Ｒａとが略同一とされている。このようにすることで、第１の電圧設定回路１１側の充放電状態と第２の電圧設定回路１２側の充放電状態をより一層近づける（時定数をより一層近づける）ことができる。また、制限抵抗Ｒ１の抵抗値Ｒａおよび制限抵抗Ｒ２の抵抗値Ｒｂを高抵抗な抵抗値とすることで第１のコンデンサＣ１付近に存在する寄生インダクタンスＬ１、Ｌ１’及び第２のコンデンサＣ２付近に存在する寄生インダクタンスＬ２、Ｌ２’の影響を抑えることができる。なお、第１の整流器Ｄ１においてダイオードと直列に存在する寄生インダクタンスＬ３、Ｌ３’及び寄生抵抗Ｒ３については、中点電位の挙動に影響を及ぼしにくくなっている。なお、本構成は、ゲートドライバ３から与えられるオフ電圧が正電圧でも負電圧でも適用できるが、ゲートドライバ３から与えられるオフ電圧を負電圧とする場合には正電圧のときよりも上記の比（ＣａとＣｂとの比）を小さめにすると良い。

また、図２の構成では、ゲートドライバ３からスイッチ素子ＳＷ１のゲート端子に至るまでの経路に入力側回路部４が設けられている。この入力側回路部４は、ゲートドライバ３とゲート端子の間に、第１経路部、第２経路部、第３経路部が並列に接続されている。このうち、第１経路部は、ダイオードＤigonと抵抗Ｒgonとが直列に接続されており、ダイオードＤigonのアノード側が抵抗Ｒgonを介してゲートドライバ３に導通し、カソード側がゲート端子に導通している。また、第２経路部は、抵抗Ｒgoff1とツェナーダイオードＺＤioffとが直列に接続されており、ツェナーダイオードＺＤioffは、アノード側がゲートドライバ３に導通し、カソード側が抵抗Ｒgoff1を介してゲート端子に導通している。また、第３経路部は、一端側がゲート端子に導通し他端側がゲートドライバ３に導通する抵抗Ｒgoff2によって構成されている。

この構成では、ダイオードＤigonは、ＳＢＤ（Schottky Barrier Diode）やＦＲＤ（Fast Recovery Diode）によって構成されている。また、抵抗Rgonや抵抗Rgoff1は、相対的に低い抵抗値で構成されており、抵抗Rgoff2は、少なくともRgon、Rgoff1よりも抵抗値が大きい高抵抗とされている。また、ツェナーダイオードＺＤioffは、ツェナー電圧がゲート閾値Ｖthと同程度或いはゲート閾値Ｖthよりもわずかに高い値（例えばＶth + |オフ電圧| ）とされている。なお、「オフ電圧」は、オフ動作時にゲートドライバ３から出力されるオフ信号の電圧値である。

この構成では、ゲートドライバ３からオン信号を出力する場合、ゲートドライバ３からの駆動電流は主として抵抗値が最も低い第１経路部を流れ、ゲート端子にオン信号が与えられる。従って、低抵抗とされた第１経路部を利用して高速オン動作が可能となる。一方、ゲートドライバ３からスイッチ素子ＳＷ１に与えられる制御信号が、オン信号からオフ信号に切り替わったときには、ゲート端子側からの電荷は、第１経路部を通らず、第２経路部（ツェナーダイオードＺＤioff及び抵抗Rgoff1）と第３経路部（抵抗Rgoff2）とを通って抜けることになるが、オン信号からオフ信号に切り替わった直後は、ゲート端子に印加される電圧がオン動作時の印加電圧に近く、ゲート端子の電圧がツェナーダイオードＺＤioffのツェナー電圧を上回っている間は、主として低抵抗とされた第２経路部を通ってゲート端子側からゲートドライバ側に電荷が抜けることになる。その後、ゲート端子の電圧が下降してツェナーダイオードＺＤioffのツェナー電圧以下になると、第２経路部に電流が流れなくなり、ゲート端子側からの電荷は高抵抗とされた第３経路部（抵抗Rgoff2）を通って抜けることになる。このようにすると、ゲートドライバ３からの制御信号がオフ信号に切り替わった直後は、低抵抗とされた第２経路部（ツェナーダイオードＺＤioff及び抵抗Rgoff1）を介して電荷を迅速に抜くことができるため、スイッチ素子ＳＷ１を迅速にオフ動作に移行させることができる。一方、ゲート端子の電圧が下降してゲート閾値付近になった場合には、低抵抗とされた第２経路部が遮断され、高抵抗とされた第３経路部（抵抗Rgoff2）を使って電荷を抜くことになるため、この期間におけるドレインソース間電圧の持ち上がりを抑制することができる。

［第２実施形態］
次に、第２実施形態について説明する。
図９は、本発明の第２実施形態に係る半導体装置の要部を概略的に例示する回路図である。図１０は、第２実施形態に係る半導体装置についての詳細構成を例示する回路図である。なお、第２実施形態に係る半導体装置２００は、電圧設定回路の構成のみが第１実施形態の半導体装置１（図１、図２）と異なり、それ以外は第１実施形態と同様である。具体的には、第１の抵抗部Ｒ４及び第２の抵抗部Ｒ５が追加された点以外は第１実施形態と同一とすることができ、このように同一構成とする部分は第１実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、第１実施形態と同様の構成の部分については、第１実施形態の半導体装置１と同一の符号を付し、詳細な説明は省略する。

図９に示すように、半導体装置２００でも、第１実施形態と同様のスイッチ素子ＳＷ１が設けられ、ゲートドライバ３（信号入力部）からの信号を受けるゲート端子と、高電位側の通電路７に接続されるドレイン端子（高電位側端子）と、低電位側の通電路８に接続されるソース端子（低電位側端子）とを備え、ゲート端子に所定閾値（ゲート閾値）を超える電圧が印加された場合にオン動作するように構成されている。また、この半導体装置２００でも、ゲート端子とソース端子との間に直列に接続される第１の電圧設定回路２１１及び第２の電圧設定回路２１２を備えた電圧設定回路２０５が設けられており、更に、電圧設定回路２０５の接続部２０６とゲート端子の間に第１実施形態と同様の第１の整流器Ｄ１であるダイオードが設けられている。この第１の整流器Ｄ１であるダイオードも、第１の電圧設定回路２１１と第２の電圧設定回路２１２との間の接続部２０６に導通する構成で入力端子としてアノードが接続され、ゲート端子に導通する構成で出力端子としてカソードが接続されている。

そして、この構成でも、ゲートドレイン間の電位差が所定値以下となる通常時には、第１実施形態と同様に動作し、この通常時には、ゲートドライバ３からゲート端子に対してオフ信号が与えられているときに接続部２０６から第１の整流器Ｄ１を構成するダイオードを介してゲート端子に印加される電圧がゲート閾値未満となるように構成されている。一方、ゲートドレイン間の電位差が所定値を超える異常時には、接続部２０６から第１の整流器Ｄ１を構成するダイオードを介してゲート端子に印加される電圧がゲート閾値を超えるように接続部２０６の電位が上昇することでスイッチ素子ＳＷ１がオン動作し、ソース端子側を開放してゲートドレイン間に電流が流れるようになっている。

本構成では、電圧設定回路２０５は、スナバ回路として構成されており、第１実施形態と同様に第１のコンデンサＣ１と第２のコンデンサＣ２とが直列に接続されており、第１の電圧設定回路２１１においては、第１のコンデンサＣ１と並列に第１の抵抗部Ｒ４が接続されている。また、第２の電圧設定回路２１２においては、第２のコンデンサＣ２と並列に第２の抵抗部Ｒ５が接続されている。そして、第１のコンデンサＣ１の容量Ｃａよりも第２のコンデンサＣ２の容量Ｃｂのほうが大きくなっており、第２の抵抗部Ｒ５の抵抗値Ｒｅよりも第１の抵抗部Ｒ４の抵抗値Ｒｄのほうが大きくなっている。これら第１の抵抗部Ｒ４と第２の抵抗部Ｒ５は、バランス抵抗として機能しており、具体的には、第１のコンデンサＣ１の容量Ｃａ及び第２のコンデンサＣ２の容量Ｃｂと、第１の抵抗部Ｒ４の抵抗値Ｒｄ及び第２の抵抗部Ｒ５の抵抗値Ｒｅとの関係は、Ｒｄ：Ｒｅ＝Ｃｂ：Ｃａとすることが望ましい。即ち、第１のコンデンサＣ１の容量Ｃａに対する第２のコンデンサＣ２の容量Ｃｂの比Ｃａ／Ｃｂと、第２の抵抗部Ｒ５の抵抗値Ｒｅに対する第１の抵抗部Ｒ４の抵抗値Ｒｄの比Ｒｅ／Ｒｄとが略同一とされている。また、これらの抵抗値は実用上問題の無い電流値となる値で使用することが望ましい。
この構成によれば、スイッチ素子ＳＷ１のドレインソース間に突発的に電位差が生じたときにこの電位差をより高速かつ安定的に収束させることができる。

また、本実施形態に係る半導体装置２００は、詳細には図１０のように構成することができる。この図１０の構成は、第１の電圧設定回路２１１において第１のコンデンサＣ１と並列に第１の抵抗部Ｒ４が接続され、第２の電圧設定回路２１２においては第２のコンデンサＣ２と並列に第２の抵抗部Ｒ５が接続され，第１の抵抗部Ｒ４の両側に直列に配される寄生インダクタンスＬ４、Ｌ４’及び第２の抵抗部Ｒ５の両側に直列に配される寄生インダクタンスＬ５、Ｌ５’を含めて示している点のみが図２と異なっている。なお、図１０の構成は、第１の抵抗部Ｒ４、寄生インダクタンスＬ４、Ｌ４’、第２の抵抗部Ｒ５、寄生インダクタンスＬ５、Ｌ５’以外の構成は図２と同一であり、この同一構成の部分については図２と同様の作用、効果を奏するものとなっている。

この具体的構成でも、第１のコンデンサＣ１の容量Ｃａよりも第２のコンデンサＣ２の容量Ｃｂのほうが大きくなっており、第２の制限抵抗Ｒ２の抵抗値Ｒｂよりも第１の制限抵抗Ｒ１の抵抗値Ｒａのほうが大きくなっている。より具体的には、第１のコンデンサＣ１の容量Ｃａに対する第２のコンデンサＣ２の容量Ｃｂの比Ｃａ／Ｃｂと、第２の制限抵抗Ｒ２の抵抗値Ｒｂに対する第１の制限抵抗Ｒ１の抵抗値Ｒａの比Ｒｂ／Ｒａとが略同一とされている。また、第１の抵抗部Ｒ４の抵抗値Ｒｄは、第１の制限抵抗Ｒ１の抵抗値Ｒａよりも大きいまたは同等となっている（即ち、Ｒｄ≧Ｒａ）。また、第２の抵抗部Ｒ５の抵抗値Ｒｅは、第２の制限抵抗Ｒ２の抵抗値Ｒｂよりも大きいまたは同等となっている（即ち、Ｒｅ≧Ｒｂ）。このようにすることで、寄生インダクタンスＬ１、Ｌ１’、Ｌ２、Ｌ２’、Ｌ３、Ｌ３’、Ｌ４、Ｌ４’の影響を抑えることができ、中点電位を所望の挙動に安定させることができる。

［第２実施形態の変更例］
図１０に示す構成を、図１１のように変更してもよい。なお、図１１は、図１０の半導体装置の一部を変更した変更例を示す回路図である。図１１の構成は、ツェナーダイオードＺＤｉを介在させた点のみが第２実施形態の図１０と異なり、それ以外は第２実施形態と同様の構成をなし、同様の作用、効果を奏するものとなっている。

この図１１の構成では、スナバ回路として構成される電圧設定回路２０５における第２の電圧設定回路２１２において、低電位側の通電路８側をカソード側とし第１の整流器Ｄ１側をアノード側とする構成で配されるツェナーダイオードＺＤ１が、第２の抵抗部Ｒ５と直列に設けられている。この構成によれば、ゲートドライバ３からゲート端子に対してオフ信号が負電圧で与えられるとき、ツェナーダイオードＺＤ１のツェナー電圧以下の負電圧（オフ電圧）をより安定させることができる。なお、第２の整流器を構成するツェナーダイオードＺＤｉに代えて、図４（Ａ）と同様の一般的な整流ダイオード、図４（Ｂ）と同様のFRD、図４（Ｃ）と同様のSBD、図５（Ａ）と同様のMOSFET、図５（Ｂ）又は図５（Ｃ）と同様のバイポーラトランジスタなどを設けるようにしてもよい。ダイオードの順方向特性をツェナーダイオードの定電圧特性に代用する場合、一般的な整流ダイオード、FRD、SBD、ツェナーダイオードの配置を、低電位側の通電路８側をアノード側とし、第１の整流器Ｄ１側をカソード側とすることで、同等の効果を得られる。またMOSFETでは、図５（Ａ）と同様にゲートソース間を接続し、ゲート端子およびソース端子をアノード端子、ドレイン端子をカソード端子とすることで寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性に代用できる。更にまた、バイポーラトランジスタでは、図５（Ｂ）と同様にベースコレクタ間を接続し、ベース端子およびコレクタ端子をアノード端子、エミッタ端子をカソード端子とすることでベースエミッタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性に代用でき、或いは、図５（Ｃ）と同様にベースエミッタ間を接続し、ベース端子およびエミッタ端子をアノード端子、コレクタ端子をカソード端子とすることでベースコレクタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタにおいてツェナーダイオードの定電圧特性を代用するについては、単体だけでなく、図６〜図８と同様に２つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。また、MOSFETはnチャネルMOSFETに限ることなく、pチャネルMOSFETと対応する接続により同等の効果を得られる。また同様に、バイポーラトランジスタはNPNバイポーラトランジスタに限ることなく、PNPバイポーラトランジスタと対応する接続により同等の効果を得ることができる。なおツェナーダイオードにおいて、定電圧特性を利用する場合、熱損失（駆動損失）が大きくなるデメリットがある。

［第３実施形態］
次に、第３実施形態について説明する。図１２は、本発明の第３実施形態に係る半導体装置の要部を概略的に例示する回路図である。図１３は、第３実施形態に係る半導体装置についての詳細構成を例示する回路図である。なお、第３実施形態の半導体装置３００は、接続部６と第１の整流器Ｄ１を構成するダイオードの間に第２のスイッチ素子ＳＷ２を設け、そのドレイン側に電源Ｖ１が接続される構成とした点が第１実施形態の半導体装置１と異なり、それ以外は第１実施形態と同様である。具体的には、第２の半導体スイッチ素子ＳＷ２及び電源Ｖ１が追加された点以外は第１実施形態と同一とすることができ、このように同一構成とする部分は第１実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、第１実施形態と同様の構成の部分については、第１実施形態の半導体装置１と同一の符号を付し、詳細な説明は省略する。

図１２に示すように、半導体装置３００でも、第１実施形態と同様のスイッチ素子ＳＷ１が設けられ、ゲートドライバ３（信号入力部）からの信号を受けるゲート端子と、高電位側の通電路７に接続されるドレイン端子（高電位側端子）と、低電位側の通電路８に接続されるソース端子（低電位側端子）とを備え、ゲート端子に所定閾値（ゲート閾値）を超える電圧が印加された場合にオン動作するように構成されている。また、この半導体装置３００でも、ドレイン端子とソース端子との間に直列に接続される第１の電圧設定回路１１及び第２の電圧設定回路１２を備えた電圧設定回路５（第１実施形態と同様の電圧設定回路）が設けられている。更に、電圧設定回路５の接続部６（ドレインソース間に直列に接続される第１のコンデンサＣ１と第２のコンデンサＣ２の中点位置）側に入力端子としてアノードが配され、ゲート端子側に出力端子としてカソードが配される構成で第１実施形態と同様の第1の整流器Ｄ１であるダイオードが設けられている。

一方、半導体装置３００では、接続部６（電圧設定回路５の中点位置）と第１の整流器Ｄ１を構成するダイオードの間に介在する構成で第２の半導体スイッチ素子ＳＷ２が設けられている。この半導体スイッチ素子ＳＷ２は、例えばＭＯＳＦＥＴとして構成されており、接続部６に導通する構成でゲートが接続され、電源部Ｖ１に導通する構成でドレインが接続されている。また、第1の整流器Ｄ１を構成するダイオードのアノード（入力端子）に導通する構成でソースが接続されている。なお、この第２の半導体スイッチ素子ＳＷ２にもソース側をアノードとしドレイン側をカソードとする構成で還流ダイオードが接続されている。

この構成では、スイッチ素子ＳＷ１のドレインソース間の電位差が所定値以下となる通常時には、接続部６の電位（即ち、電圧設定回路５の中点電位）が第２の半導体スイッチＳＷ２のゲート閾値以下となり、第２の半導体スイッチＳＷ２がオフ状態で維持される。従って、通常時において、ゲートドライバ３からオフ信号が出力されているとき（スイッチ素子ＳＷ１のゲート端子に対してオフ信号が与えられているとき）には、スイッチ素子ＳＷ１に印加される電圧がスイッチ素子ＳＷ１のゲート閾値未満となり、スイッチ素子ＳＷ１がオフ状態で維持されることになる。なお、通常時は、ゲートドライバ３からオン信号が出力されているときにスイッチ素子ＳＷ１がオン動作する。

一方、スイッチ素子ＳＷ１のドレインソース間の電位差が所定値を超える異常時には、接続部６の電位（即ち、電圧設定回路５の中点電位）が第２の半導体スイッチＳＷ２のゲート閾値を超え、第２の半導体スイッチＳＷ２がオン状態となる。そして、第２の半導体スイッチＳＷ２のドレインソース間に電源部Ｖ１から駆動電流が流れ、第1の整流器Ｄ１であるダイオードを介してスイッチ素子ＳＷ１のゲート端子に印加される電圧がゲート閾値を超えるように上昇する。これにより、スイッチ素子ＳＷ１がオン動作し、スイッチ素子ＳＷ１のソース端子側が開放されてドレインソース間に電流が流れることとなる。この構成でも、第１実施形態と同様の効果を奏することができ、スイッチ素子ＳＷ１をサージ電圧から効果的に保護しつつスイッチング速度の低下を抑え得る構成を好適に実現することができる。

また、本実施形態に係る半導体装置３００は、詳細には図１３のように構成することができ、この図１３の構成は、上述したように、接続部６と第1の整流器Ｄ１を構成するダイオードの間に第２のスイッチ素子ＳＷ２を設け、そのドレイン側に電源Ｖ１が接続される構成とした点が図２と異なり、それ以外は図２と同様である。なお、図１３の構成において、図２と同一構成となる部分については、図２の構成と同一の符号を付しており、この同一構成の部分は、図２の構成と同様の作用を生じ、同様の効果を奏することとなる。

［第４実施形態］
次に、第４実施形態について説明する。
図１４は、本発明の第４実施形態に係る半導体装置の要部を概略的に例示する回路図である。図１５は、第４実施形態に係る半導体装置についての詳細構成を例示する回路図である。なお、第４実施形態に係る半導体装置４００は、電圧設定回路の構成のみが第３実施形態の半導体装置３００（図１２、図１３）と異なり、それ以外は第３実施形態と同様である。具体的には、第１の抵抗部Ｒ４及び第２の抵抗部Ｒ５が追加された点以外は第３実施形態と同一とすることができ、このように同一構成とする部分は第３実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、第３実施形態と同様の構成の部分については、第３実施形態の半導体装置３００と同一の符号を付し、詳細な説明は省略する。また、電圧設定回路２０５については、第２実施形態の電圧設定回路２０５と同一の構成となっており、第２実施形態の電圧設定回路と同一の作用、効果を奏するようになっている。

図１４に示すように、半導体装置４００でも、第３実施形態と同様のスイッチ素子ＳＷ１が設けられ、ゲートドライバ３（信号入力部）からの信号を受けるゲート端子と、高電位側の通電路７に接続されるドレイン端子（高電位側端子）と、低電位側の通電路８に接続されるソース端子（低電位側端子）とを備え、ゲート端子に所定閾値（ゲート閾値）を超える電圧が印加された場合にオン動作するように構成されている。また、この半導体装置４００でも、ドレイン端子とソース端子との間に直列に接続される第１の電圧設定回路２１１及び第２の電圧設定回路２１２を備えた電圧設定回路２０５が設けられている。この電圧設定回路２０５は、第２実施形態と同様のスナバ回路として構成されており、第１実施形態と同様に第１のコンデンサＣ１と第２のコンデンサＣ２とが直列に接続されており、第２実施形態のように、第１の電圧設定回路２１１において第１のコンデンサＣ１と並列に第１の抵抗部Ｒ４が接続され、第２の電圧設定回路２１２において、第２のコンデンサＣ２と並列に第２の抵抗部Ｒ５が接続されている。これら第１の抵抗部Ｒ４と第２の抵抗部Ｒ５は、バランス抵抗として機能しており、具体的には、第１のコンデンサＣ１の容量Ｃａ及び第２のコンデンサＣ２の容量Ｃｂと、第１の抵抗部Ｒ４の抵抗値Ｒ４の抵抗値Ｒｄ及び第２の抵抗部Ｒ５の抵抗値Ｒｅとの関係は、Ｒｄ：Ｒｅ＝Ｃ２：Ｃ１とすることが望ましく、その抵抗値は実用上問題の無い電流値となる値で使用することが望ましい。

そして、半導体装置４００では、第３実施形態のように、接続部２０６（電圧設定回路２０５の中点位置）と第1の整流器Ｄ１を構成するダイオードの間に介在する構成で第２の半導体スイッチ素子ＳＷ２が設けられている。この半導体スイッチ素子ＳＷ２は、例えばＭＯＳＦＥＴとして構成されており、接続部２０６に導通する構成でゲートが接続され、電源部Ｖ１に導通する構成でドレインが接続されている。また、第1の整流器Ｄ１を構成するダイオードのアノードに導通する構成でソースが接続されている。なお、この第２の半導体スイッチ素子ＳＷ２にもソース側をアノードとしドレイン側をカソードとする構成で還流ダイオード（寄生ダイオード）が接続されている（存在している）。

この構成では、スイッチ素子ＳＷ１のドレインソース間の電位差が所定値以下となる通常時には、接続部２０６の電位（即ち、電圧設定回路２０５の中点電位）が第２の半導体スイッチＳＷ２のゲート閾値以下となり、第２の半導体スイッチＳＷ２がオフ状態で維持される。従って、通常時において、ゲートドライバ３からオフ信号が出力されているとき（スイッチ素子ＳＷ１のゲート端子に対してオフ信号が与えられているとき）には、スイッチ素子ＳＷ１に印加される電圧がスイッチ素子ＳＷ１のゲート閾値未満となり、スイッチ素子ＳＷ１がオフ状態で維持されることになる。なお、通常時は、ゲートドライバ３からオン信号が出力されているときにスイッチ素子ＳＷ１がオン動作する。

一方、スイッチ素子ＳＷ１のドレインソース間の電位差が所定値を超える異常時には、接続部２０６の電位（即ち、電圧設定回路２０５の中点電位）が第２の半導体スイッチＳＷ２のゲート閾値を超え、第２の半導体スイッチＳＷ２がオン状態となる。そして、第２の半導体スイッチＳＷ２のドレインソース間に電源部Ｖ１から駆動電流が流れ、第１の整流器Ｄ１を構成するダイオードを介してスイッチ素子ＳＷ１のゲート端子に印加される電圧がゲート閾値を超えるように上昇する。これにより、スイッチ素子ＳＷ１がオン動作し、スイッチ素子ＳＷ１のソース端子側が開放されてドレインソース間に電流が流れることとなる。この構成でも、第１、第３実施形態と同様の効果を奏することができ、スイッチ素子ＳＷ１をサージ電圧から効果的に保護しつつスイッチング速度の低下を抑え得る構成を好適に実現することができる。

また、本実施形態に係る半導体装置４００は、詳細には図１５のように構成することができる。この図１５の構成は、接続部２０６と第1の整流器Ｄ１であるダイオードの間に第２のスイッチ素子ＳＷ２を設け、そのドレイン側に電源Ｖ１が接続される構成とした点が図１０と異なり、それ以外は図１０と同様である。なお、図１５の構成において、図１０と同一構成となる部分については、図１０の構成と同一の符号を付しており、この同一構成の部分は、図１０の構成と同様の作用を生じ、同様の効果を奏することとなる。

［第５実施形態］
次に、第５実施形態について説明する。
図１６は、第５実施形態に係る半導体装置についての詳細構成を例示する回路図である。なお、第５実施形態に係る半導体装置５００は、電圧設定回路の構成のみが第１実施形態の半導体装置１（図２）と異なり、それ以外は第１実施形態と同一である。よって、第１実施形態と同様の構成の部分については、第１実施形態の半導体装置１と同一の符号を付し、詳細な説明は省略する。また、このように同一構成とする部分は第１実施形態と同様の作用を生じ、同様の効果を奏することとなる。

第５実施形態の半導体装置５００では、電圧設定回路５０５として、抵抗Ｒ６と抵抗Ｒ７を直列に接続した抵抗分圧回路が用いられており、電圧設定回路５０５の接続部５０６とゲート端子の間に第１実施形態と同様の第1の整流器Ｄ１であるダイオードが設けられている。この第1の整流器Ｄ１を構成するダイオードも、第１の電圧設定回路５１１と第２の電圧設定回路５１２との間の接続部５０６に導通する構成でアノード（入力端子）が接続され、ゲート端子に導通する構成でカソード（出力端子）が接続されている。そして、この構成でも、ドレインソース間の電位差が所定値以下となる通常時には、第１実施形態と同様に動作し、この通常時には、ゲートドライバ３からゲート端子に対してオフ信号が与えられているときに接続部５０６から第1の整流器Ｄ１を構成するダイオードを介してゲート端子に印加される電圧がゲート閾値未満となるように構成されている。一方、ドレインソース間の電位差が所定値を超える異常時には、接続部５０６から第1の整流器Ｄ１を構成するダイオードを介してゲート端子に印加される電圧がゲート閾値を超えるように接続部５０６の電位が上昇することでスイッチ素子ＳＷ１がオン動作し、ソース端子側を開放してゲートドレイン間に電流が流れるようになっている。なお、図１６及び後述する図１７のいずれでも、抵抗Ｒ６の両側に直列に配される寄生インダクタンスＬ６、Ｌ６’及び抵抗Ｒ７の両側に直列に配される寄生インダクタンスＬ７、Ｌ７’を含めて示している。

［第６実施形態］
次に、第６実施形態について説明する。
図１７は、第６実施形態に係る半導体装置についての詳細構成を例示する回路図である。なお、第６実施形態に係る半導体装置６００は、電圧設定回路の構成のみが第３実施形態の半導体装置３００（図１３）と異なり、それ以外は第３実施形態と同一である。よって、第３実施形態と同様の構成の部分については、第３実施形態の半導体装置３００と同一の符号を付し、詳細な説明は省略する。また、このように同一構成とする部分は第３実施形態と同様の作用を生じ、同様の効果を奏することとなる。また、電圧設定回路については、第５実施形態と同様の電圧設定回路が用いられている。

一方、半導体装置６００では、接続部５０６（電圧設定回路５０５の中点位置）と第１の整流器Ｄ１を構成するダイオードの間に介在する構成で第２の半導体スイッチ素子ＳＷ２が設けられている。この構成では、スイッチ素子ＳＷ１のドレインソース間の電位差が所定値以下となる通常時には、接続部５０６の電位（即ち、電圧設定回路５０５の中点電位）が第２の半導体スイッチＳＷ２のゲート閾値以下となり、第２の半導体スイッチＳＷ２がオフ状態で維持される。従って、通常時において、ゲートドライバ３からオフ信号が出力されているとき（スイッチ素子ＳＷ１のゲート端子に対してオフ信号が与えられているとき）には、スイッチ素子ＳＷ１に印加される電圧がスイッチ素子ＳＷ１のゲート閾値未満となり、スイッチ素子ＳＷ１がオフ状態で維持されることになる。一方、スイッチ素子ＳＷ１のドレインソース間の電位差が所定値を超える異常時には、接続部５０６の電位（即ち、電圧設定回路５０５の中点電位）が第２の半導体スイッチＳＷ２のゲート閾値を超え、第２の半導体スイッチＳＷ２がオン状態となる。そして、第２の半導体スイッチＳＷ２のドレインソース間に電源部Ｖ１から駆動電流が流れ、第1の整流器Ｄ１を構成するダイオードを介してスイッチ素子ＳＷ１のゲート端子に印加される電圧がゲート閾値を超えるように上昇する。これにより、スイッチ素子ＳＷ１がオン動作し、スイッチ素子ＳＷ１のソース端子側が開放されてドレインソース間に電流が流れることとなる。

［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

上記実施形態では、半導体スイッチ素子ＳＷ１の一例を示したが、半導体スイッチ素子ＳＷとしては、ＩＧＢＴ、ＧａＮ、ＳｉＣ‐ＭＯＳなどの様々なスイッチ素子を用いることができる。例えば、半導体として窒化ガリウム（ＧａＮ）を主体とするスイッチ素子を用いる場合、オン抵抗及び損失が比較的小さく、低い入力電圧でも増幅能力が高いというメリットが得られることになる。このような半導体スイッチ素子ＳＷ１を用いる半導体装置において、上記半導体スイッチ素子ＳＷ１をサージ電流から保護するために保護回路を設けようとした場合、従来のような方式では入力側の容量が全体として増加してしまい、素子容量が小さいという上記特性を生かしきれない懸念がある。しかしながら、本発明のような方式を用いることで、サージ電圧から効果的に保護しうる構成を実現しつつ入力側の容量増大を抑えることができ、窒化ガリウムを主体とする上記半導体スイッチ素子ＳＷ１の特性を十分に生かすことができる。
また、窒化ガリウム（ＧａＮ）を主体とした、２次元電子ガス（２ＤＥＧ）をチャネルとする高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）は、アバランシェ耐量が無い、または極めて小さい。このため、素子耐圧より高い電圧がドレインソース間に印加されると、その瞬間に素子破壊する。このため本発明を用いることで、サージ電圧から効果的に保護しうる構成を実現しつつ入力側の容量増大を抑えることができ、窒化ガリウム（ＧａＮ）の特性を十分に生かすことができる。

１，２００，３００，４００，５００，６００…半導体装置
３…ゲートドライバ（信号入力部）
５，２０５…電圧設定回路
６，２０６…接続部
７…高電位側の通電路
８…低電位側の通電路
１１，２１１，５１１…第１の電圧設定回路
１２，２１２，５１２…第２の電圧設定回路
Ｃ１…第１のコンデンサ
Ｃ２…第２のコンデンサ
ＳＷ１…半導体スイッチ素子
ＳＷ２…第２の半導体スイッチ素子
Ｄ１…第１の整流器
Ｒ１…第１の制限抵抗
Ｒ２…第２の制限抵抗
Ｒ４…第１の抵抗部
Ｒ５…第２の抵抗部
ＺＤｉ…ツェナーダイオード（第２の整流器、第３の電圧設定回路）

Claims (12)

1. 所定の信号入力部からの信号を受ける制御端子と、高電位側の通電路に接続される高電位側端子と、低電位側の通電路に接続される低電位側端子とを備え、前記制御端子に対して所定閾値を超える電圧が印加された場合にオン動作する半導体スイッチ素子と、
   前記高電位側端子と前記低電位側端子との間に直列に接続される第１の電圧設定回路及び第２の電圧設定回路を備え、前記第１の電圧設定回路は前記高電位側端子に一方を接続され、前記第２の電圧設定回路は前記低電位側端子に一方を接続された電圧設定回路と、
   前記第１の電圧設定回路と前記第２の電圧設定回路との間の接続部に導通する構成で入力端子が接続され、前記制御端子に導通する構成で出力端子が接続され、前記入力端子側から前記出力端子側のみに電流を通す第１の整流器と、
   を備え、
   前記高電位側端子と前記低電位側端子との間の電位差が所定値以下となる通常時には、前記信号入力部から前記制御端子に対してオフ信号が与えられているときに前記接続部から前記第１の整流器を介して前記制御端子に印加される電圧が前記閾値未満となるように構成され、
   前記高電位側端子と前記低電位側端子との間の電位差が前記所定値を超える異常時には、前記接続部から前記第１の整流器を介して前記制御端子に印加される電圧が前記閾値を超えるように前記接続部の電位が上昇することで前記半導体スイッチ素子がオン動作し、前記高電位側端子と前記低電位側端子との間に電流が流れることを特徴とする半導体装置。
2. 前記電圧設定回路は、前記第１の電圧設定回路を構成する第１のコンデンサと、前記第２の電圧設定回路を構成する第２のコンデンサとが直列に接続されてなることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の電圧設定回路には、前記第１のコンデンサと並列に第１の抵抗部が設けられ、
   前記第２の電圧設定回路には、前記第２のコンデンサと並列に第２の抵抗部が設けられていることを特徴とする請求項２に記載の半導体装置。
4. 前記第１のコンデンサの容量Ｃａよりも前記第２のコンデンサの容量Ｃｂのほうが大きくなっており、前記第２の抵抗部の抵抗値Ｒｅよりも前記第１の抵抗部の抵抗値Ｒｄのほうが大きくなっていることを特徴とする請求項３に記載の半導体装置。
5. 前記第１のコンデンサの容量Ｃａに対する前記第２のコンデンサの容量Ｃｂの比Ｃａ／Ｃｂと、前記第２の抵抗部の抵抗値Ｒｅに対する前記第１の抵抗部の抵抗値Ｒｄの比Ｒｅ／Ｒｄとが略同一とされていることを特徴とする請求項３又は請求項４に記載の半導体装置。
6. 前記第２の電圧設定回路において、前記低電位側の通電路と前記第１の整流器の入力端子との間に第２の整流器からなる第３の電圧設定回路が前記第２の抵抗部と直列に設けられていることを特徴とする請求項３から請求項５のいずれか一項に記載の半導体装置。
7. 前記第２の整流器は、一般的な整流ダイオード、ツェナーダイオード、FRD、SBD、MOSFET、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成されており、そのツェナー電圧または閾値電圧によって定まる電圧値を用いて電圧保持することを特徴とする請求項６に記載の半導体装置。
8. 前記第１の電圧設定回路には、前記第１のコンデンサと直列に第１の制限抵抗が設けられ、
   前記第２の電圧設定回路には、前記第２のコンデンサと直列に第２の制限抵抗が設けられており、
   前記第１のコンデンサの容量Ｃａよりも前記第２のコンデンサの容量Ｃｂのほうが大きくなっており、前記第２の制限抵抗の抵抗値Ｒｂよりも前記第１の制限抵抗の抵抗値Ｒａのほうが大きくなっていることを特徴とする請求項２から請求項７のいずれか一項に記載の半導体装置。
9. 前記第１の電圧設定回路には、前記第１のコンデンサと直列に第１の制限抵抗が設けられ、
   前記第２の電圧設定回路には、前記第２のコンデンサと直列に第２の制限抵抗が設けられており、
   前記第１のコンデンサの容量Ｃａに対する前記第２のコンデンサの容量Ｃｂの比Ｃａ／Ｃｂと、前記第２の制限抵抗の抵抗値Ｒｂに対する前記第１の制限抵抗の抵抗値Ｒａの比Ｒｂ／Ｒａとが略同一とされていることを特徴とする請求項２から請求項８のいずれか一項に記載の半導体装置。
10. 前記第１の電圧設定回路には、前記第１のコンデンサと直列に第１の制限抵抗が設けられ、前記第１のコンデンサと並列に第１の抵抗部が設けられ、
    前記第２の電圧設定回路には、前記第２のコンデンサと直列に第２の制限抵抗が設けられ、前記第２のコンデンサと並列に第２の抵抗部が設けられており、
    前記第１のコンデンサの容量Ｃａに対する前記第２のコンデンサの容量Ｃｂの比Ｃａ／Ｃｂと、前記第２の制限抵抗の抵抗値Ｒｂに対する前記第１の制限抵抗の抵抗値Ｒａの比Ｒｂ／Ｒａと、前記第２の抵抗部の抵抗値Ｒｅに対する前記第１の抵抗部の抵抗値Ｒｄの比Ｒｅ／Ｒｄとが略同一とされていることを特徴とする請求項２から請求項９のいずれか一項に記載の半導体装置。
11. 前記第１の整流器は、一般的な整流ダイオード、ツェナーダイオード、FRD、SBD、MOSFET、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成されていることを特徴とする請求項１から請求項１０のいずれか一項に記載の半導体装置。
12. 前記半導体スイッチ素子は、半導体として窒化ガリウムを主体とするものであることを特徴とする請求項１から請求項１１のいずれか一項に記載の半導体装置。

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