JP5682587B2 - 半導体装置 - Google Patents

Description

本発明は、半導体スイッチ素子を備えた半導体装置に関する。

従来、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)等の半導体スイッチ素子を備えた半導体装置が、電力変換器などの様々な分野で用いられている。この種の半導体装置では、半導体スイッチ素子が設けられた通電路に静電気ノイズなどが印加されたり、Ｌ負荷などの影響によって、高電位側端子（例えば、ドレイン端子）と低電位側端子（例えば、ソース端子）との間に所定値以上の大きな電圧が印加されたりすると、素子破壊等の不具合を生じさせる虞があるため、何らかのサージ対策を講じることが望ましい。

上記のような半導体装置におけるサージ対策としては、例えば、特許文献１に示すような技術が知られている。特許文献１には、高圧側もしくは低圧側端子に負荷が接続されるとともにゲート端子に駆動回路が接続されてなる絶縁ゲート型トランジスタをサージ電圧から保護するためのサージ保護回路が開示されている。この特許文献１の構成では、パワーＭＯＳＦＥＴ（５２）のドレイン端子とゲート端子との間にツェナーダイオード群（５５）が接続され、このツェナーダイオード群（５５）は、ドレイン端子からのサージ電圧の印加によりブレークダウンするようになっている。また、ツェナーダイオード群（５５）には、このツェナーダイオード群（５５）とは逆向に逆流防止ダイオード（５８）が直列接続されている。さらに、パワーＭＯＳＦＥＴ（５２）のソース端子とゲート端子との間には、ブレークダウンする電圧が絶縁ゲート型トランジスタのゲート耐圧よりも低く、ツェナーダイオード群（５５）のブレークダウン時のゲート電圧をクランプするツェナーダイオード群（５６）が接続されている。この構成では、ドレイン端子側或いはソース端子側にサージ電圧が印加されたときにパワーＭＯＳＦＥＴ（５２）をオンさせてサージ電流を流すように動作することになる。

特開２０００−７７５３７号公報

しかしながら、上記特許文献１の構成では、ゲート端子とドレイン端子の間にツェナーダイオードを設け、更にゲート端子とソース端子の間にもツェナーダイオードを設ける必要がある。図１５は、この従来構成の要部を簡略化して示すものであり、このような構成では、図１６に示すように、ゲート端子側から見たときの合成容量は、ＭＯＳＦＥＴ（図１５では符号ＳＷで図示）内部におけるゲートドレイン間及びゲートソース間の素子容量Ｃｉｓｓ（図１６では、ＭＯＳＦＥＴ内のゲートドレイン間、ゲートソース間の寄生容量をそれぞれＣｇｄ、Ｃｇｓとして例示）に加え、ゲートドレイン間に接続されるダイオードＤａ及びツェナーダイオードＺＤａの直列合成容量Ｃｄｇｄ（図１６では、ダイオードＤａの寄生容量をＣｄ、ツェナーダイオードＺＤａの寄生容量をＣｚｄ１として例示）と、ゲートソース間に接続されるツェナーダイオードＺＤｂの直列合成容量Ｃｄｇｓ（図１６では、ツェナーダイオードＺＤｂの寄生容量をＣｚｄ２として例示）とが入力容量として並列に加わることになる。つまり、ゲート端子側から見て入力容量が全体として大きくなってしまうため、スイッチング速度の低下を招くという問題があった。

また、近年では、スイッチング速度が速く、損失が小さいなどのメリットから、窒化ガリウム（ＧａＮ）系のスイッチ素子が開発されつつあるが、この窒化ガリウム系のスイッチ素子は、素子容量が従来のものより小さく、上述のような寄生容量の影響を大きく受けることが懸念される。このように寄生容量の影響が大きくなり入力容量全体が大きくなると、スイッチング速度が速いというこの種の素子の利点が生かせなくなってしまうため、この種の素子では、付加する保護素子に起因して入力容量が増大しないことが特に求められる。また、このような課題は、他の種類の半導体スイッチ素子でも求められることである。

本発明は、上述した課題を解決するためになされたものであり、半導体スイッチ素子を備えた半導体装置において、半導体スイッチ素子をサージ電圧から効果的に保護し得る構成を、スイッチング速度の低下を抑えつつ実現することを目的とする。

上記目的を達成するため、本発明に係る半導体装置は、
所定の信号入力部からの信号を受ける制御端子と、高電位側の通電路に接続される高電位側端子と、低電位側の通電路に接続される低電位側端子とを備え、前記制御端子に対して所定閾値を超える電圧が印加された場合にオン動作する半導体スイッチ素子と、
前記高電位側端子と前記低電位側端子との間に直列に接続される第１の電圧設定回路及び第２の電圧設定回路とを備え、前記第１の電圧設定回路は前記高電位側端子に一方を接続され、前記第２の電圧設定回路は前記低電位側端子に一方を接続された電圧設定回路と、
前記第１の電圧設定回路と前記第２の電圧設定回路との間の接続部側に入力端子が接続され、前記制御端子側に出力端子が接続され、前記入力端子側から前記出力端子側にのみ電流を通す第１の整流器と
を備え、
前記第１の電圧設定回路は第２の整流器からなり、前記高電位側端子と前記低電位側端子との間の電位差が第１の所定値を超えるときに導通状態となるように構成され、
前記第２の電圧設定回路は第３の整流器からなり、前記半導体スイッチ素子の制御端子と低電位側端子との間の電位差が第２の所定値を超えるときに導通状態となるように構成され、
前記高電位側端子と前記低電位側端子との間の電位差が前記第１の所定値を超える異常時には、前記第１の整流器を介して前記制御端子に印加される電圧が前記閾値を超えるように上昇することで前記半導体スイッチ素子がオン動作し、前記高電位側端子と前記低電位側端子との間に電流が流れることを特徴とする。

請求項１の発明では、半導体スイッチ素子の高電位側端子と低電位側端子との間に直列に接続される第１の電圧設定回路及び第２の電圧設定回路を備え、前記第１の電圧設定回路は前記高電位端子側に一方を接続され、前記第２の電圧設定回路は前記低電位側端子に一方を接続された電圧設定回路が設けられ、この電圧設定回路における接続部側(即ち、第１の電圧設定回路と第２の電圧設定回路との間の接続点側)に入力端子が接続され、制御端子側に出力端子が接続され、前記入力端子側から前記出力端子側のみに電流を通す構成で第１の整流器が設けられている。
そして、第１の電圧設定回路は第２の整流器からなり、前記高電位側端子と前記低電位側端子との間の電位差が第１の所定値を超えるときに導通状態となるように構成されている。また第２の電圧設定回路は第３の整流器からなり、前記半導体スイッチ素子の制御端子と前記低電位側端子との間の電位差が第２の所定値を超えるときに導通状態となるように構成されている。そして、高電位側端子と低電位側端子との間の電位差が第１の所定値以下となる通常時には、信号入力部から制御端子に対してオフ信号が与えられているときに第１の整流器を介して制御端子に印加される電圧が閾値未満となるように構成されている。従って、通常時には、オフ信号が与えられているときに半導体スイッチ素子がオン動作することなく維持される。
一方、高電位側端子と低電位側端子との間の電位差が第１の所定値を超える異常時には、第１の電圧設定回路は導通状態となる。更に、第２の電圧設定回路も、半導体スイッチ素子の制御端子と低電位側端子との間の電位差が第２の所定値を超えた場合に、半導体スイッチ素子を破壊しないよう導通状態となる。このように第１の電圧設定回路及び第２の電圧設定回路が動作し、第１の整流器を介して制御端子に印加される電圧が閾値を超えるように上昇することで半導体スイッチ素子がオン動作し、高電位側端子と低電位側端子との間に電流が流れるようになっている。従って、通電路にサージ電圧が発生したときには、半導体スイッチ素子をオン動作してサージ電圧を逃がすことができ、半導体スイッチ素子を効果的に保護することができる。
また、この構成では、半導体スイッチ素子の制御端子から見た入力容量は、半導体スイッチ素子内部の素子容量に対して第１の整流器の容量と電圧設定回路の合成容量（即ち、第１の電圧設定回路と第２の電圧設定回路の合成容量）の直列合成容量とが追加された形となるため、低く抑えられることになる。従って、半導体スイッチ素子をサージ電圧から効果的に保護し得る構成を、スイッチング速度の低下を抑えつつ実現することができる。

請求項２の発明では、第１の整流器は、一般的な整流ダイオード、ツェナーダイオード、ＦＲＤ、ＳＢＤ、ＭＯＳＦＥＴ、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成されている。このようにすることで、入力端子側から出力端子側にのみ電流を通し得る構成、且つ半導体スイッチ素子の制御端子から見た入力容量を極力増加させない構成を簡易に且つ良好に構成することができる。
MOSFETでは、ゲートソース間を接続することで寄生ダイオードを利用できる。また、バイポーラトランジスタでは、ベースコレクタ間を接続することでベースエミッタ間のＰＮ接合を、ベースエミッタ間を接続することでベースコレクタ間のＰＮ接合をダイオードとして利用ができる。

請求項３の発明では、第２の整流器は、一般的な整流ダイオード、ツェナーダイオード、ＦＲＤ、ＳＢＤ、ＭＯＳＦＥＴ、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成され、ツェナー電圧または順方向特性の閾値電圧によって定まる電圧値を前記第１の所定値として導通する。このようにすることで、第１の電圧設定回路として機能する部分を簡易に且つ良好に構成することができる。
一般的な整流ダイオード、FRD、SBDでは、ダイオードの順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用することで同等の効果を得られる。またMOSFETでは、ゲートソース間を接続して寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用できる。更にまた、バイポーラトランジスタでは、ベースコレクタ間を接続してベースエミッタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用でき、またベースエミッタ間を接続してベースコレクタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタのツェナーダイオードの定電圧特性の代用については、単体だけでなく２つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。

請求項４の発明では、第３の整流器は、一般的な整流ダイオード、ツェナーダイオード、ＦＲＤ、ＳＢＤ、ＭＯＳＦＥＴ、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成され、ツェナー電圧または順方向特性の閾値電圧によって定まる電圧値を前記第２の所定値として導通する。このようにすることで、第２の電圧設定回路として機能する部分を簡易に且つ良好に構成することができる。
一般的な整流ダイオード、FRD、SBDでは、ダイオードの順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用することで同等の効果を得られる。またMOSFETでは、ゲートソース間を接続して寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用できる。更にまた、バイポーラトランジスタでは、ベースコレクタ間を接続してベースエミッタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用でき、またベースエミッタ間を接続してベースコレクタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタのツェナーダイオードの定電圧特性の代用については、単体だけでなく２つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。

請求項５の発明では、高電位側端子と接続部との間には、第１の制限抵抗が第２の整流器と直列に接続されており、低電位側端子と接続部との間には、第２の制限抵抗が第３の整流器と直列に接続されている。
このようにすると、第１の制限抵抗及び第２の制限抵抗を、第１の電圧設定回路側での電流状態と第２の電圧設定回路側での電流状態とを調整するように機能させることができる。

請求項６の発明では、第２の制限抵抗の抵抗値Ｒ２よりも第１の制限抵抗の抵抗値Ｒ１のほうが大きくなっている。
このようにすると、第１の電圧設定回路側を流れる電流の変化が第２の電圧設定回路側を流れる電流の変化よりも大きくなる場合に、第１の電圧設定回路側の電流状態と第２の電圧設定回路側の電流状態を近づけることができ、第１の電圧設定回路と第２の電圧設定回路とを接続する接続部の電圧をより安定させることができる。

請求項７の発明では、半導体スイッチ素子は、半導体として窒化ガリウムを主体としている。
窒化ガリウムを主体として構成される半導体スイッチ素子は、オン抵抗及び損失が比較的小さく、低い入力電圧でも増幅能力が高いという利点を有しており、素子容量が小さいという特徴を有している。このような半導体スイッチ素子を用いる半導体装置において、上記半導体スイッチ素子をサージ電流から保護するために保護回路を設けようとした場合、従来のような方式では入力側の容量が全体として増加してしまい、素子容量が小さいという上記特性を生かしきれない懸念がある。しかしながら、本発明のような方式を用いることで、サージ電圧から効果的に保護しうる構成を実現しつつ入力側の容量増大を抑えることができ、窒化ガリウムを主体とする上記半導体スイッチ素子の特性を十分に生かすことができる。

図１は、本発明の第１実施形態に係る半導体装置の要部を概略的に例示する回路図である。 図２は、第１実施形態に係る半導体装置についての詳細構成を例示する回路図である。 図３は、半導体スイッチ素子付近の寄生容量について説明する説明図である。 図４（Ａ）は、第１の整流器として一般的な整流ダイオードを用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図４（Ｂ）は、第１の整流器としてＦＲＤ（高速整流ダイオード）を用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図４（Ｃ）は、第１の整流器としてＳＢＤ（ショットキーバリアダイオード）を用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図４（Ｄ）は、第１の整流器としてツェナーダイオードを用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。 図５（Ａ）は、第１の整流器としてＭＯＳＦＥＴを用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図５（Ｂ）は、第１の整流器としてバイポーラトランジスタを用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図５（Ｃ）は、第１の整流器としてバイポーラトランジスタを用いた場合の図５（Ｂ）とは異なる例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。 図６（Ａ）は、第１の整流器として一般的な整流ダイオードを多段構成で用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図６（Ｂ）は、第１の整流器としてＦＲＤ（高速整流ダイオード）を多段構成で用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図６（Ｃ）は、第１の整流器としてＳＢＤ（ショットキーバリアダイオード）を多段構成で用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。図６（Ｄ）は、第１の整流器としてツェナーダイオードを多段構成で用いた例、及びこの例における順方向電流と順方向電圧との関係を説明する説明図である。 図７（Ａ）は、第１の整流器としてＭＯＳＦＥＴを多段構成で用いた例を説明する説明図である。図７（Ｂ）は、第１の整流器としてバイポーラトランジスタを多段構成で用いた例を説明する説明図である。図７（Ｃ）は、第１の整流器としてバイポーラトランジスタを多段構成で用いた場合の図７（Ｂ）とは異なる例を説明する説明図である。 図８（Ａ）は、図７（Ａ）の例における順方向電流と順方向電圧との関係を説明する説明図である。図８（Ｂ）は、図７（Ｂ）の例における順方向電流と順方向電圧との関係を説明する説明図である。図８（Ｃ）は、図７（Ｃ）の例における順方向電流と順方向電圧との関係を説明する説明図である。 図９は、本発明の第２実施形態に係る半導体装置の要部を概略的に例示する回路図である。 図１０は、第２実施形態に係る半導体装置についての詳細構成を例示する回路図である。 図１１は、本発明の第３実施形態に係る半導体装置の要部を概略的に例示する回路図である。 図１２は、本発明の第４実施形態の代表例に係る半導体装置の要部を概略的に例示する回路図である。 図１３は、本発明の第４実施形態の変更例１に係る半導体装置の要部を概略的に例示する回路図である。 図１４は、本発明の第４実施形態の変更例２に係る半導体装置の要部を概略的に例示する回路図である。 図１５は、従来における半導体スイッチ素子の保護回路の例を概略的に示す回路図である。 図１６は、図１５の半導体装置における半導体スイッチ素子付近の寄生容量を説明する説明図である。

[第１実施形態]
以下、本発明を具現化した第１実施形態について、図面を参照して説明する。
図１は、本発明の第１実施形態に係る半導体装置の要部を概略的に例示する回路図である。図２は、第１実施形態に係る半導体装置についての詳細構成を例示する回路図である。図３は、半導体スイッチ素子付近の寄生容量について説明する説明図である。

図１に示す半導体装置１は、例えば半導体スイッチ素子ＳＷ１（以下、単にスイッチ素子ＳＷ１ともいう）のドレイン側又はソース側に接続される負荷を駆動する負荷駆動装置として構成されている。負荷駆動装置としての構成は様々であり、ソース端子側に負荷が接続される構成を例示すると、例えばスイッチ素子ＳＷ１のソース端子側にモータ、ランプ等の負荷の一端側が導通し、負荷の他端側がグランドに導通しており、ドレイン側が図示しない電源に接続されるようになっている。この構成では、信号入力部としてゲートドライバ３からオン信号（例えばＨレベル信号）が出力されたときに、スイッチ素子ＳＷ１がオン状態となり、通電路７、８に駆動電流が流れることで負荷が駆動される。なお、半導体装置１の適用例はこれに限られず、例えばハーフブリッジ回路やフルブリッジ回路などの様々な回路に設けられる半導体スイッチ素子の駆動装置に適用することができ、いずれの場合でも、ゲートドライバ３からスイッチ素子ＳＷ１にオン信号が与えられたときにスイッチ素子ＳＷ１がオン状態となり、ドレインソース間に駆動電流が流れることになる。

スイッチ素子ＳＷ１は、例えばＮチャンネル型のＭＯＳＦＥＴとして構成されている。このスイッチ素子ＳＷ１は、ゲートドライバ３からの制御信号が入力されるゲート端子と、高電位側の通電路７に接続されるドレイン端子と、低電位側の通電路８に接続されるソース端子とを備え、ゲート端子に対して所定閾値（ゲート閾値）を超える電圧が印加された場合にオン動作し、ゲート端子に印加される電圧が所定閾値（ゲート閾値）以下のときにオフ動作するように構成されており、ゲート端子に与えられる制御信号の状態に応じて通電路（通電路７、８）を通電状態と非通電状態とに切り替えるように機能している。なお、スイッチ素子ＳＷ１のゲート端子が「制御端子」の一例に相当し、ドレイン端子が「高電位側端子」の一例に相当し、ソース端子が「低電位側端子」の一例に相当している。また、本構成では、ソース端子とドレイン端子間に、ソース端子側をアノードとしドレイン端子側をカソードとする構成で還流ダイオード１４（寄生ダイオード）が接続されている（存在している）。

更に、半導体装置１は、スイッチ素子ＳＷ１のドレイン端子とソース端子との間に接続される構成で、第１の電圧設定回路ＺＤ１と第２の電圧設定回路ＺＤ２とが直列に接続されてなる電圧設定回路５が設けられている。この電圧設定回路５において、第１の電圧設定回路ＺＤ１は、第２の整流器として複数個のツェナーダイオードＺＤ１ａが直列に接続された多段構成をなしており、いずれのツェナーダイオードＺＤ１ａもドレイン端子側（通電路７側）にカソードが配され、接続部６側（中点Ｐ１側）にアノードが配される構成で同じ側を向いて直列接続されている。

この構成では、通電路７に最も近いツェナーダイオードＺＤ１ａのカソードがドレイン端子に導通しており、中点Ｐ１に最も近いツェナーダイオードＺＤ１ａのアノードが、ツェナーダイオードＺＤ２ａのカソード及び第１の整流器Ｄ１を構成するダイオードのアノード（入力端子）に接続されている。そして、第１の電圧設定回路ＺＤ１は、スイッチ素子ＳＷ１におけるドレイン端子とソース端子との間の電位差（即ちドレインソース間電圧）が第１の所定値を超えるときにブレークダウンして導通状態になるように構成されており、このブレークダウン時点では、スイッチ素子ＳＷ１の耐圧を超えないように第１の電圧設定回路ＺＤ１のツェナー電圧が設定されている。つまり、第１の電圧設定回路ＺＤ１がブレークダウンしたときにスイッチ素子ＳＷ１のドレインソース間に印加される電圧がスイッチ素子ＳＷ１の耐圧以下になるように構成されている。なお、図１では、第１の電圧設定回路ＺＤ１として、３段のツェナーダイオードＺＤ１ａが設けられた構成を例示したが、段数はこれに限らず、単数であっても３段以上又は３段以下の複数であってもよい。

第２の電圧設定回路ＺＤ２は、第３の整流器として例えば１段のツェナーダイオードＺＤ２ａ及び１段のツェナーダイオードＺＤ２ｂによって構成されている。第１のツェナーダイオードＺＤ２ａは、第１の電圧設定回路ＺＤ１側にカソードが接続され、ソース端子側（通電路８側）にアノードが配される構成で接続されている。より具体的には、接続部６（中点Ｐ１側）に導通する構成でカソードが接続され、アノードは第２のダイオードＺＤ２ｂのアノードに接続されている。

また第２のダイオードＺＤ２ｂは、アノードがツェナーダイオードＺＤ２ａのアノードに接続され、カソードがスイッチ素子ＳＷ１のソース端子に（即ち、ツェナーダイオードＺＤ２ａとは逆向きに）接続されている。
なお、図１では、第２の電圧設定回路ＺＤ２として、１段のツェナーダイオードＺＤ２ａ及び１段のツェナーダイオードＺＤ２ｂの構成を例示したが、段数はこれに限らず、２段以上の複数であってもよい。

この構成では、第１のツェナーダイオードＺＤ２ａ及び第２のダイオードＺＤ２ｂによって接続部６の電位（中点電位）の程度が調整される。第２の電圧設定回路ＺＤ２は、スイッチ素子ＳＷ１のゲートソース間の電位差が第２の所定値を超えるときにブレークダウンするようになっており、ブレークダウンする電圧がスイッチ素子ＳＷ１のゲート耐圧以下となっている。そして、スイッチ素子ＳＷ１のドレインソース間の電位差が第１の所定値を超える異常時（即ち、ドレインソース間の電位差が、第１の電圧設定回路ＺＤ１をブレークダウンさせて導通状態になる電位差を超える時）には第２の電圧設定回路ＺＤ２もブレークダウンさせて導通状態にし、接続部６の電位（中点電位）をスイッチ素子ＳＷ１のゲート耐圧以下且つゲート閾値以上でクランプするようになっている。また、ドレインソース間の電位差が第１の所定値以下の通常時（即ち、ドレインソース間の電位差が、第１の電圧設定回路ＺＤ１をブレークダウンさせて導通状態になる電位差に達しない時）には、接続部６の電位（中点Ｐ１の電位）は所定の低電位に保たれ、スイッチ素子ＳＷ１のゲート閾以下となるように構成されている。

更に、第１の電圧設定回路ＺＤ１と第２の電圧設定回路ＺＤ２とを接続する接続部６（中点Ｐ１）と、スイッチ素子ＳＷ１のゲート端子との間に接続される構成で第１の整流器Ｄ１が設けられている。この第１の整流器Ｄ１は、入力端子側から出力端子側のみに電流を通し、第１の電圧設定回路ＺＤ１と第２の電圧設定回路ＺＤ２との接続部６に、入力端子としてアノードが接続され、ゲート端子に出力端子としてカソードが接続されており、ゲートソース間の電位差が所定値以下となる通常時にはゲート端子側からの逆流を防止する逆流防止ダイオードとして機能する。この第１の整流器Ｄ１は、例えば低耐圧、小電流容量（小型）のダイオードとして構成されており、例えば、図４（Ｃ）のような容量（リカバリ電荷）の小さいショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）とすることで、誤動作しにくい構成とすることができる。なお、第１の整流器Ｄ１を構成するＳＢＤ（図４（Ｃ）の例）に代えて、図４（Ａ）のような一般的な整流ダイオード、図４（Ｂ）のようなＦＲＤ（Fast Recovery Diode）、図４（Ｃ）のようなツェナーダイオード、図５（Ａ）のようなMOSFET、図５（Ｂ）又は図５（Ｃ）のようなバイポーラトランジスタなどとして構成してもよい。ダイオードの順方向特性を利用する場合、一般的な整流ダイオード、FRD、ツェナーダイオードの配置は、接続部６側にアノードが接続され、スイッチ素子ＳＷ１のゲート端子側にカソードが接続された構成とすることで、同等の効果を得られる。また図５（Ａ）のようなMOSFETでは、ゲートソース間を接続し、ゲート端子およびソース端子をアノード端子、ドレイン端子をカソード端子とすることで寄生ダイオードの順方向特性を利用できる。更にまた、バイポーラトランジスタでは、図５（Ｂ）のようにベースコレクタ間を接続し、ベース端子およびコレクタ端子をアノード端子、エミッタ端子をカソード端子とすることでベースエミッタ間のＰＮ接合の順方向特性を利用できる。或いは、図５（Ｃ）のようにベースエミッタ間を接続し、ベース端子およびエミッタ端子をアノード端子、コレクタ端子をカソード端子とすることでベースコレクタ間のＰＮ接合の順方向特性を利用できる。なお一般的な整流ダイオード、FRD、SBD、ツェナーダイオード、MOSFET、バイポーラトランジスタの構成は、単体だけでなく図６〜図８のように２つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。なお、図６（Ａ）〜（Ｄ）の各図では、それぞれの左図の構成における段数の増加に伴う特性の変化を右図において矢印等にて説明している。また、図８（Ａ）〜（Ｃ）では、図７（Ａ）〜（Ｃ）のそれぞれの構成における段数の増加に伴う特性の変化を矢印等にて説明している。また、MOSFETはnチャネルMOSFETに限ることなく、pチャネルMOSFETと対応する接続により同等の効果を得られる。また同様に、バイポーラトランジスタはNPNバイポーラトランジスタに限ることなく、PNPバイポーラトランジスタと対応する接続により同等の効果を得ることができる。なおツェナーダイオードにおいて、接続部６側にカソードが接続され、スイッチ素子ＳＷ１のゲート端子側にアノードが接続された構成で定電圧特性を利用する場合、熱損失（駆動損失）が大きくなるデメリットがある。

ゲートドライバ３は、スイッチ素子ＳＷ１のゲート端子に対し、信号ライン９を介してゲート閾値以上の信号（オン信号）とゲート閾値未満の信号（オフ信号）を与えるように機能するものであり、公知の駆動回路によって構成されている。このゲートドライバ３は、公知の様々な回路を適用することができ、例えばＰＷＭ信号を出力可能なＰＷＭ駆動回路などであってもよく、スイッチ素子ＳＷ１をオンオフ制御し得る公知の他の駆動回路であってもよい。なお、図１の構成では、図２の入力側回路部４を省略しているがこのような入力側回路部４を介在させた構成とすることができる。また、ゲートドライバ３から出力されるオフ信号の電圧（オフ電圧）は、正の低電圧や０Ｖ付近の電圧であってもよく、負電圧であってもよい。

次に、本構成の基本的な動作について説明する。
図１に示す半導体装置１では、ドレインソース間の電位差が所定値以下となる通常時（即ち、ドレインソース間の電位差が、第１の電圧設定回路ＺＤ１をブレークダウンさせる電位差に達しない時）には、接続部６の電位（即ち、電圧設定回路５の中点Ｐ１の電位）は所定の低電位に保たれ、ゲート閾値以上にならないように構成されている。従って、例えばドレインソース間電圧が通常動作電圧（例えば、電源電圧）付近に保たれているときには、スイッチ素子ＳＷ１に対して中点電位による強制的なオン動作が行われず、スイッチ素子ＳＷ１は正常動作する。つまり、通常時には、ゲートドライバ３からオフ信号が出力されている間はスイッチ素子ＳＷ１がオフ状態となり、オン信号が出力されている間はスイッチ素子ＳＷ１がオフ状態となる。

この構成では、スイッチ素子ＳＷ１のゲート端子側から見た入力容量は、図３に示すように、スイッチ素子ＳＷ１内部におけるゲートドレイン間及びゲートソース間の素子容量Ｃｉｓｓ（図３では、スイッチ素子ＳＷ１内のゲートドレイン間、ゲートソース間の寄生容量をそれぞれＣｇｄ、Ｃｇｓとして例示）に加え、第１の電圧設定回路ＺＤ１の寄生容量Ｃｚｄ１と第２の電圧設定回路ＺＤ２の寄生容量Ｃｚｄ２の並列容量Ｃと第１の整流器Ｄ１の寄生容量Ｃｄとの直列合成容量が追加されることとなる。このため、第１の整流器Ｄ１を構成するダイオードの寄生容量Ｃｄがスイッチ素子ＳＷ１の素子容量Ｃｉｓｓに対して十分小さければ、並列容量Ｃは、入力容量全体にほとんど影響を与えないことになる。このように構成されているため、スイッチ素子ＳＷ１の高速ＳＷ性能を低下させることなく、オンオフ動作が可能となる。

一方、スイッチ素子ＳＷ１のドレインソース間の電位差が第１の所定値を超える異常時（即ち、ドレインソース間の電位差が、第１の電圧設定回路ＺＤ１をブレークダウンさせる電位差を超える時）には、第１の電圧設定回路ＺＤ１は導通状態となる。更に、スイッチ素子ＳＷ１のゲートと低電位側の通電路８との間の電位差が第２の所定値を超え、第２の電圧設定回路ＺＤ２についてもスイッチ素子ＳＷ１を破壊しないよう導通状態となり、第２の電圧設定回路ＺＤ２を構成するツェナーダイオードＺＤ２ａ及び第２のダイオードＺＤ２ｂによって接続部６の電位（中点電位）の程度が調整される。即ち、このような異常時には、第２の電圧設定回路ＺＤ２もブレークダウンすることになり、このとき接続部６の電位（中点電位）をスイッチ素子ＳＷ１のゲート耐圧以下且つゲート閾値以上でクランプするようになっている。また、このときに接続部６から第１の整流器Ｄ１を構成するダイオードを介してゲート端子に印加される電圧はスイッチ素子ＳＷ１のゲート閾値を超えるようになっているため、強制的にスイッチ素子ＳＷ１をオン動作させることができ、ドレインソース間に印加されるエネルギー（静電気ノイズやアバランシェ動作のエネルギー等）をソース端子側に開放することができる。

このように、本構成では、ドレインソース間に突発的なエネルギーに起因する電位差が発生したときにスイッチ素子ＳＷ１をオン動作してサージ電流を逃がすことができるため、ドレインソース間に耐圧を超える電圧が印加され続けることがなく、スイッチ素子ＳＷ１を効果的に保護することができる。

また、上記のようにスイッチ素子ＳＷ１がオン動作してサージ電流が流れ、ドレインソース間に印加されるエネルギーがソース端子側に開放されると、ドレインソース間の電位差は上記所定値以下に低下することになり、このとき、上記接続部６の電位（即ち中点電位）はスイッチ素子ＳＷ１のゲート閾値以下に低下することになる。従って、ゲートドライバ３からオン信号が出力されていない限りスイッチ素子ＳＷ１のゲート端子をクランプできなくなり、スイッチ素子ＳＷ１はオフ動作することになる。その後、ゲート端子に印加される電圧は本来の電圧（通常時のオフ電圧及びオン電圧）で安定する。

また本構成では、接続部６とソース端子との間の第２の電圧設定回路ＺＤ２に第２のダイオードＺＤ２ｂが設けられ、この第２のダイオードＺＤ２ｂは、第１のツェナーダイオードＺＤ２ａとは逆向きに配されている。従って、オフ動作時にソース端子よりもゲート端子のほうが低い電位となるように設定される場合（例えば、オフ動作時にゲート端子に負電圧が印加される場合等）において、第２の電圧設定回路ＺＤ２での電流の逆流を防止することができ、オフ動作時にゲート端子に負電圧が印加される構成等においても正常に動作させることができる。なお、第２のダイオードＺＤ２ｂは、ツェナーダイオードであってもよく、ＳＢＤ（Schottky Barrier Diode）やＦＲＤ（Fast Recovery Diode）などであってもよい。ツェナーダイオードで構成する場合、ゲート端子に与えられるオフ信号は、ツェナーダイオードがブレークダウンしない範囲の負電圧で使用すればよい。

また、本実施形態に係る半導体装置１は、より詳細には、例えば、図２のように構成することができる。
図２の構成は、図１の構成を更に具体化した例を示すものであり、この構成では、例えばスイッチ素子ＳＷ１が設けられた回路部の外側に、第１の電圧設定回路ＺＤ１、第２の電圧設定回路ＺＤ２、第1の整流器Ｄ１が外付け回路として取り付けられている。そして、この図２では、第１の電圧設定回路ＺＤ１の両側に直列に存在する寄生インダクタンスＬ１、Ｌ１’、第２の電圧設定回路ＺＤ２の両側に直列に存在する寄生インダクタンスＬ２、Ｌ２’、第１の整流器Ｄ１の両側に直列に存在する寄生インダクタンスＬ３、Ｌ３’及び寄生抵抗Ｒ３を含めて示している。更に、図２の構成では、第１の電圧設定回路ＺＤ１と直列に第１の制限抵抗Ｒ１が設けられており、第２の電圧設定回路ＺＤ２と直列に第２の制限抵抗Ｒ２が設けられている。

この構成では、第１の電圧設定回路ＺＤ１のツェナー電圧よりも第２の電圧設定回路ＺＤ２のツェナー電圧のほうが小さくなっており、例えば、第１の電圧設定回路ＺＤ１側での電流変化度合いのほうが第２の電圧設定回路ＺＤ２側での電流変化度合いよりも大きくなっている。そして、第２の制限抵抗Ｒ２の抵抗値Ｒｂよりも第１の制限抵抗Ｒ１の抵抗値Ｒａのほうが大きくなっている。この構成では、第１の電圧設定回路ＺＤ１側の電流状態と第２の電圧設定回路ＺＤ２側の電流状態を近づけることができ、接続部６の電圧（中点電位）をより安定させることができる。

また、図２の構成では、ゲートドライバ３からスイッチ素子ＳＷ１のゲート端子に至るまでの経路に入力側回路部４が設けられている。この入力側回路部４は、ゲートドライバ３とゲート端子の間に、第１経路部、第２経路部、第３経路部が並列に接続されている。このうち、第１経路部は、ダイオードＤigonと抵抗Ｒgonとが直列に接続されており、ダイオードＤigonのアノード側が抵抗Ｒgonを介してゲートドライバ３に導通し、カソード側がゲート端子に導通している。また、第２経路部は、抵抗Ｒgoff1とツェナーダイオードＺＤioffとが直列に接続されており、ツェナーダイオードＺＤioffは、アノード側がゲートドライバ３に導通し、カソード側が抵抗Ｒgoff1を介してゲート端子に導通している。また、第３経路部は、一端側がゲート端子に導通し他端側がゲートドライバ３に導通する抵抗Ｒgoff2によって構成されている。

この構成では、ダイオードＤigonは、ＳＢＤ（Schottky Barrier Diode）やＦＲＤ（Fast Recovery Diode）によって構成されている。また、抵抗Rgonや抵抗Rgoff1は、相対的に低い抵抗値で構成されており、抵抗Rgoff2は、少なくともRgon、Rgoff1よりも抵抗値が大きい高抵抗とされている。また、ツェナーダイオードＺＤioffは、ツェナー電圧がゲート閾値Ｖthと同程度或いはゲート閾値Ｖthよりもわずかに高い値（例えばＶth + |オフ電圧| ）とされている。なお、「オフ電圧」は、オフ動作時にゲートドライバ３から出力されるオフ信号の電圧値である。

この構成では、ゲートドライバ３からオン信号を出力する場合、ゲートドライバ３からの駆動電流は主として抵抗値が最も低い第１経路部を流れ、ゲート端子にオン信号が与えられる。従って、低抵抗とされた第１経路部を利用して高速オン動作が可能となる。一方、ゲートドライバ３からスイッチ素子ＳＷ１に与えられる制御信号が、オン信号からオフ信号に切り替わったときには、ゲート端子側からの電荷は、第１経路部を通らず、第２経路部（ツェナーダイオードＺＤioff及び抵抗Rgoff1）と第３経路部（抵抗Rgoff2）とを通って抜けることになるが、オン信号からオフ信号に切り替わった直後は、ゲート端子に印加される電圧がオン動作時の印加電圧に近く、ゲート端子の電圧がツェナーダイオードＺＤioffのツェナー電圧を上回っている間は、主として低抵抗とされた第２経路部を通ってゲート端子側からゲートドライバ側に電荷が抜けることになる。その後、ゲート端子の印加電圧が下降してツェナーダイオードＺＤioffのツェナー電圧以下になると、第２経路部に電流が流れなくなり、ゲート端子側からの電荷は高抵抗とされた第３経路部（抵抗Rgoff2）を通って抜けることになる。このようにすると、ゲートドライバ３からの制御信号がオフ信号に切り替わった直後は、低抵抗とされた第２経路部（ツェナーダイオードＺＤioff及び抵抗Rgoff1）を介して電荷を迅速に抜くことができるため、スイッチ素子ＳＷ１を迅速にオフ動作に移行させることができる。一方、ゲート端子の電圧が下降してゲート閾値付近になった場合には、低抵抗とされた第２経路部が遮断され、高抵抗とされた第３経路部（抵抗Rgoff2）を使って電荷を抜くことになるため、この期間におけるドレインソース間電圧の持ち上がりを抑制することができる。

［第２実施形態］
次に、第２実施形態について説明する。
図９は、本発明の第２実施形態に係る半導体装置の要部を概略的に例示する回路図である。図１０は、第２実施形態に係る半導体装置についての詳細構成を例示する回路図である。図９に示す半導体装置１は、図１等に示す第２のダイオードＺＤ２ｂが省略された点以外は第１実施形態と同一構成である。また、図１０に示す詳細構成も、図２に示す詳細構成から第２のダイオードＺＤ２ｂが省略された点以外は第１実施形態と同一構成である。本実施形態の構成において、第１実施形態と同一構成の部分は、第１実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、以下では、第１実施形態と同一構成の部分については、第１実施形態の半導体装置１と同一の符号を付し、詳細な説明は省略する。

図９、図１０に示す半導体装置１では、第２のダイオードＺＤ２ｂが設けられていないため、ゲート端子に与える電圧は０Ｖ以上とすることが望ましい。そして、この構成では、ゲートドライバ３からの制御信号を０Ｖ以上として使用する限り、第１実施形態と同様の作用、効果を奏することとなる。従って、第２実施形態の構成によれば、第１実施形態と同様の作用、効果を奏する構成を素子数を抑えてより簡易に実現できることになる。

［第３実施形態］
次に、第３実施形態について説明する。図１１は、本発明の第３実施形態に係る半導体装置の要部を概略的に例示する回路図である。
図１１に示す半導体装置１は、図１等に示すツェナーダイオードＺＤ２ａが省略された点以外は第１実施形態と同一構成である。なお、詳細構成も、図２に示す詳細構成からツェナーダイオードＺＤ２ａが省略された点以外は第１実施形態と同一構成である。本実施形態の構成において、第１実施形態と同一構成の部分は、第１実施形態と同様の作用を生じ、同様の効果を奏することとなる。

なお、ここでは、第１実施形態と同一構成の部分については、第１実施形態の半導体装置１と同一の符号を付し、詳細な説明は省略する。図１１に示す半導体装置１では、例えばスイッチ素子ＳＷ１がノーマリオン型で構成されており、ゲート電圧を印加しない状態でドレイン電流が流れるようになっている。本構成では第２の電圧設定回路を構成する第３の整流器として、ツェナーダイオードＺＤ２ｂが設けられており、このツェナーダイオードＺＤ２ｂは、入力端子としてアノードが接続部６に接続され、出力端子としてカソードが低電位側の通電路８に接続されている。

［第４実施形態］
次に、第４実施形態について説明する。図１２は、本発明の第４実施形態の代表例に係る半導体装置の要部を概略的に例示する回路図である。
図１２に示す半導体装置１は、図１等に示す第１実施形態の構成に対し、第1の電圧設定回路ＺＤ１にダイオードＤ１ｂを設けた点が第１実施形態と異なり、それ以外は第１実施形態と同一構成である。なお、詳細構成も、図２に示す詳細構成に加え、第１の電圧設定回路ＺＤ１のツェナーダイオードＺＤ１ａと接続部６との間にダイオードＤ１ｂを設けた点以外は第１実施形態と同一構成である。本実施形態の構成において、第１実施形態と同一構成の部分は、第１実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、ここでは、第１実施形態と同一構成の部分については、第１実施形態の半導体装置１と同一の符号を付し、詳細な説明は省略する。

図１２に示す半導体装置１では、スイッチ素子ＳＷ１がノーマリオフ型で構成されており、ゲート電圧を印加したときにドレイン電流が流れるように構成されている。本構成では第１の電圧設定回路ＺＤ１を構成するツェナーダイオードＺＤ１ａと直列に、ダイオードＤ１ｂが設けられており、このダイオードＤ１ｂは、ツェナーダイオードＺＤ１ａのアノード側に入力端子としてアノードが配され、接続部６側に出力端子としてカソードが配されている。このようにすることで、接続部６側から高電位側の通電路７へと電流が抜けないようにすることができる。なお、図１２の構成でも、図１等に示す第１実施形態と同様、ゲート電圧が負電圧でも問題なく使用し得る構成となっている。

また、図１３のような構成としてもよい。図１３は、本発明の第４実施形態の変更例１に係る半導体装置の要部を概略的に例示する回路図である。図１３に示す半導体装置１は、図９等に示す第２実施形態の構成に対し、第1の電圧設定回路ＺＤ１にダイオードＤ１ｂを設けた点が第２実施形態と異なり、それ以外は第２実施形態と同一構成である。なお、詳細構成も、図１０に示す詳細構成に対し、第1の電圧設定回路ＺＤ１のツェナーダイオードＺＤ１ａと接続部６との間にダイオードＤ１ｂを設けた点以外は第２実施形態と同一構成である。本実施形態の構成において、第２実施形態と同一構成の部分は、第２実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、ここでは、第２実施形態と同一構成の部分については、第２実施形態の半導体装置１と同一の符号を付し、詳細な説明は省略する。

図１３に示す半導体装置１では、スイッチ素子ＳＷ１がノーマリオフ型で構成されており、ゲート電圧を印加したときにドレイン電流が流れるように構成されている。本構成でも第１の電圧設定回路ＺＤ１を構成するツェナーダイオードＺＤ１ａと直列に、ダイオードＤ１ｂが設けられており、このダイオードは、ツェナーダイオードＺＤ１ａのアノード側に入力端子としてアノードが配され、接続部６側に出力端子としてカソードが配されている。このようにすることで、接続部６側から高電位側の通電路７へと電流が抜けないようにすることができる。なお、図１３の構成でも、図９等に示す第２実施形態と同様、ゲート端子に与える電圧は０Ｖ以上とすることが望ましい。

或いは、図１４のような構成としてもよい。図１４は、本発明の第４実施形態の変更例２に係る半導体装置の要部を概略的に例示する回路図である。図１４に示す半導体装置１は、図１１に示す第３実施形態の構成に加えダイオードＤ１ｂを設けた点が第３実施形態と異なり、それ以外は第３実施形態と同一構成である。本実施形態の構成において、第３実施形態と同一構成の部分は、第２実施形態と同様の作用を生じ、同様の効果を奏することとなる。なお、ここでは、第３実施形態と同一構成の部分については、第３実施形態の半導体装置１と同一の符号を付し、詳細な説明は省略する。

図１４に示す半導体装置１では、スイッチ素子ＳＷ１がノーマリオン型で構成されており、ゲート電圧を印加しないときにドレイン電流が流れるように構成されている。本構成でも第１の電圧設定回路ＺＤ１を構成するツェナーダイオードＺＤ１ａと直列に、ダイオードＤ１ｂが設けられており、このダイオードは、ツェナーダイオードＺＤ１ａのアノード側に入力端子としてアノードが配され、接続部６側に出力端子としてカソードが配されている。このようにすることで、接続部６側から高電位側の通電路７へと電流が抜けないようにすることができる。

［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

上記実施形態では、半導体スイッチ素子ＳＷ１の一例を示したが、半導体スイッチ素子ＳＷとしては、ＩＧＢＴ、ＧａＮ、ＳｉＣ‐ＭＯＳなどの様々なスイッチ素子を用いることができる。例えば、半導体として窒化ガリウム（ＧａＮ）を主体とするスイッチ素子を用いる場合、オン抵抗及び損失が比較的小さく、低い入力電圧でも増幅能力が高いというメリットが得られることになる。このような半導体スイッチ素子ＳＷ１を用いる半導体装置において、上記半導体スイッチ素子ＳＷ１をサージ電流から保護するために保護回路を設けようとした場合、従来のような方式では入力側の容量が全体として増加してしまい、素子容量が小さいという上記特性を生かしきれない懸念がある。しかしながら、本発明のような方式を用いることで、サージ電圧から効果的に保護しうる構成を実現しつつ入力側の容量増大を抑えることができ、窒化ガリウムを主体とする上記半導体スイッチ素子ＳＷ１の特性を十分に生かすことができる。
また、窒化ガリウム（ＧａＮ）を主体とした、２次元電子ガス（２ＤＥＧ）をチャネルとする高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）は、アバランシェ耐量が無い（または極めて小さい）ため、素子耐圧より高い電圧がドレインソース間に印加されると、その瞬間に素子破壊する。このため本発明を用いることで、サージ電圧から効果的に保護しうる構成を実現しつつ入力側の容量増大を抑えることができ、窒化ガリウム（ＧａＮ）の特性を十分に生かすことができる。

上記実施形態では、第１の整流器Ｄ１として一般的な整流ダイオードを例示したが、第１の整流器は、ツェナーダイオード、ＦＲＤ、ＳＢＤ、ＭＯＳＦＥＴ、バイポーラトランジスタなどの半導体素子によって構成することで同様の機能を実現できる。

上記実施形態では、第２の整流器として、ツェナーダイオードを例示したが、第２の整流器は、上記ツェナーダイオードに代えて、又は上記ツェナーダイオードに加え、一般的な整流ダイオード、ＦＲＤ、ＳＢＤ、ＭＯＳＦＥＴ、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成され、例えば、これらいずれか１又は複数の素子におけるツェナー電圧及び順方向特性の閾値電圧の少なくともいずれかによって定まる電圧値を第１の所定値として導通するように構成されていてもよい。一般的な整流ダイオード、FRD、SBDでは、ダイオードの順方向特性を、上記実施形態で用いたツェナーダイオードの定電圧特性（ツェナー電圧）に代用することで同等の効果を得られる。またMOSFETでは、ゲートソース間を接続して寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用できる。更にまた、バイポーラトランジスタでは、ベースコレクタ間を接続してベースエミッタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用でき、またベースエミッタ間を接続してベースコレクタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタのツェナーダイオードの定電圧特性の代用については、単体だけでなく２つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。

上記実施形態では、第３の整流器として、ツェナーダイオードを例示したが、第３の整流器は、ツェナーダイオードに代えて、又はツェナーダイオードに加え、一般的な整流ダイオード、ＦＲＤ、ＳＢＤ、ＭＯＳＦＥＴ、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成され、例えば、これらいずれか１又は複数の素子におけるツェナー電圧及び順方向特性の閾値電圧の少なくともいずれかによって定まる電圧値を第２の所定値として導通するように構成されていてもよい。一般的な整流ダイオード、FRD、SBDでは、ダイオードの順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用することで同等の効果を得られる。またMOSFETでは、ゲートソース間を接続して寄生ダイオードの順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用できる。更にまた、バイポーラトランジスタでは、ベースコレクタ間を接続してベースエミッタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用でき、またベースエミッタ間を接続してベースコレクタ間のＰＮ接合の順方向特性をツェナーダイオードの定電圧特性（ツェナー電圧）に代用できる。なお一般的な整流ダイオード、FRD、SBD、MOSFET、バイポーラトランジスタのツェナーダイオードの定電圧特性の代用については、単体だけでなく２つ以上の多段化、組み合わせなどによって任意の電圧特性に変更できる。

１…半導体装置
３…ゲートドライバ（信号入力部）
５…電圧設定回路
６…接続部
７…高電位側の通電路
８…低電位側の通電路
Ｄ１…第１の整流器
ＳＷ１…半導体スイッチ素子
Ｒ１…第１の制限抵抗
Ｒ２…第２の制限抵抗
ＺＤ１…第１の電圧設定回路
ＺＤ１ａ…ツェナーダイオード（第２の整流器）
ＺＤ２…第２の電圧設定回路
ＺＤ２ａ…ツェナーダイオード（第３の整流器）
ＺＤ２ｂ…ツェナーダイオード（第３の整流器）

Claims (7)

1. 所定の信号入力部からの信号を受ける制御端子と、高電位側の通電路に接続される高電位側端子と、低電位側の通電路に接続される低電位側端子とを備え、前記制御端子に対して所定閾値を超える電圧が印加された場合にオン動作する半導体スイッチ素子と、
   前記高電位側端子と前記低電位側端子との間に直列に接続される第１の電圧設定回路及び第２の電圧設定回路を備え、前記第１の電圧設定回路は前記高電位側端子に一方を接続され、前記第２の電圧設定回路は前記低電位側端子に一方を接続された電圧設定回路と、
   前記第１の電圧設定回路と前記第２の電圧設定回路との間の接続部側に入力端子が接続され、前記制御端子側に出力端子が接続され、前記入力端子側から前記出力端子側のみに電流を通す第１の整流器と
   を備え、
   前記第１の電圧設定回路は第２の整流器からなり、前記高電位側端子と前記低電位側端子との間の電位差が第１の所定値を超えるときに導通状態となるように構成され、
   前記第２の電圧設定回路は第３の整流器からなり、前記半導体スイッチ素子の制御端子と前記低電位側端子との間の電位差が第２の所定値を超えるときに導通状態となるように構成され、
   前記高電位側端子と前記低電位側端子との間の電位差が前記第１の所定値以下となる通常時には、前記信号入力部から前記制御端子に対してオフ信号が与えられているときに前記第１の整流器を介して前記制御端子に印加される電圧が前記閾値未満となるように構成され、
   前記高電位側端子と前記低電位側端子との間の電位差が前記第１の所定値を超える異常時には、前記第１の整流器を介して前記制御端子に印加される電圧が前記閾値を超えるように上昇することで前記半導体スイッチ素子がオン動作し、前記高電位側端子と前記低電位側端子との間に電流が流れることを特徴とする半導体装置。
2. 前記第１の整流器は、一般的な整流ダイオード、ツェナーダイオード、ＦＲＤ、ＳＢＤ、ＭＯＳＦＥＴ、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の整流器は、一般的な整流ダイオード、ツェナーダイオード、ＦＲＤ、ＳＢＤ、ＭＯＳＦＥＴ、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成され、ツェナー電圧または順方向特性の閾値電圧によって定まる電圧値を前記第１の所定値として導通することを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記第３の整流器は、一般的な整流ダイオード、ツェナーダイオード、ＦＲＤ、ＳＢＤ、ＭＯＳＦＥＴ、バイポーラトランジスタなどの半導体素子によって少なくとも１つまたは２つ以上の複数で構成され、ツェナー電圧または順方向特性の閾値電圧によって定まる電圧値を前記第２の所定値として導通することを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 前記高電位側端子と前記接続部の間には、第１の制限抵抗が前記第２の整流器と直列に接続されており、
   前記低電位側端子と前記接続部の間には、第２の制限抵抗が前記第３の整流器と直列に接続されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 前記第２の制限抵抗の抵抗値Ｒｂよりも前記第１の制限抵抗の抵抗値Ｒａのほうが大きくなっていることを特徴とする請求項５に記載の半導体装置。
7. 前記半導体スイッチ素子は、半導体として窒化ガリウムを主体とするものであることを特徴とする請求項１から請求項６のいずれか一項に記載の半導体装置。

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