JP2013069859A - 半導体装置 - Google Patents

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Abstract

【課題】低消費電力化及び回路面積の削減を図れるようにした半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、電源端子と接地端子の間に接続されたＭＯＳトランジスタと、ＭＯＳトランジスタのドレインとゲートの間に接続された第１のダイオードと、ＭＯＳトランジスタのドレインとゲートの間に第１のダイオードと互いの順方向が逆向きに直列に接続された第２のダイオードと、ＭＯＳトランジスタのドレインとゲートの間に第１及び第２のダイオードと直列に接続されたキャパシタとを備えている。
【選択図】図１

Description

本実施形態は、半導体装置に関する。
従来より、サージ用保護回路として電源端子と接地端子の間などに半導体装置としてＭＯＳトランジスタを使用したものが知られている。この種の半導体装置は、入力保護回路とは異なり、サージ電圧が印加されていない通常状態では、保護素子に電流が流れない状態とすることにより、低消費電力化を図れることが望ましい。また、回路面積を大きくせずにサージの耐性を向上させることが望ましい。
特開２００１−４４２９１号
本発明の実施形態は、低消費電力化及び回路面積の削減を図れるようにした半導体装置を提供することを目的とする。
実施形態に係る半導体装置は、電源端子と接地端子の間に接続されたＭＯＳトランジスタと、ＭＯＳトランジスタのドレインとゲートの間に接続された第１のダイオードと、ＭＯＳトランジスタのドレインとゲートの間に第１のダイオードと互いの順方向が逆向きに直列に接続された第２のダイオードと、ＭＯＳトランジスタのドレインとゲートの間に第１及び第２のダイオードと直列に接続されたキャパシタとを備えている。
第１の実施形態に係る半導体装置の構成を示す回路図である。 第２の実施形態に係る半導体装置の構成を示す回路図である。 第３の実施形態に係る半導体装置の構成を示す回路図である。 比較例に係る半導体装置の構成を示す回路図である。
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体装置の構成を示すブロック図である。この半導体装置は、例えば電源端子〜接地端子間に接続される電源保護回路として使用され、電源端子１１にドレインが、また、接地端子１２にソースが接続されたＮチャネルのＭＯＳトランジスタ１３を備えている。ここでＭＯＳトランジスタ１３のバックゲートは、接地端子２と接続されている。ＭＯＳトランジスタ１３のゲートとソースの間には、ツェナーダイオード（第３のダイオード）１４が、アノードをソース側、カソードをゲート側として接続されている。また、ＭＯＳトランジスタ１３のドレインとゲートの間には、ツェナーダイオード（第１のダイオード）１５、ツェナーダイオード（第２のダイオード）１６及びキャパシタ１７が直列に接続されている。ツェナーダイオード１５は、アノードをＭＯＳトランジスタ１３のドレインに接続し、カソードをツェナーダイオード１６のカソードに接続している。ツェナーダイオード１６のアノードは、キャパシタ１７の一方の端子に接続され、キャパシタ１７の他方の端子は、ＭＯＳトランジスタ１３のゲートに接続されている。
次に、この半導体装置の動作について説明する。
まず、第１の実施形態の半導体装置の動作に先立ち、図４に示す比較例の動作について説明する。比較例は、ＮチャネルのＭＯＳトランジスタ３のドレインを電源端子１に接続し、バックゲートとソースを接地端子２に接続し、ＭＯＳトランジスタ３のゲートとドレインの間に、アノードをソース側、カソードをゲート側としたツェナーダイオード４を接続したものである。
比較例において、接地端子２を基準として電源端子１にマイナスサージが印加されると、接地端子２からＭＯＳトランジスタ３のバックゲートとドレインとで形成されるダイオードを介して電源端子１に電流が流れる。このときダイオードには順方向に電流が流れるので、ダイオードに発生する熱量は小さい。一般にダイオードに順方向の電流を流すマイナスサージの試験は、耐量が高くなる。しかし、ダイオードに、その許容電流値以上の電流が流れるとＭＯＳトランジスタ３が熱破壊に至る。
一方、接地端子２を基準として電源端子１にプラスサージが印加されると、ＭＯＳトランジスタ３に、ドレインがコレクタ、バックゲートがベース、ソースがエミッタとなる寄生バイポーラトランジスタが形成され、電源端子１から接地端子２に電流を流す。この寄生バイポーラトランジスタが電流を流している時の発熱量は、先に述べたダイオードに電流を流しているときの数倍になる。また、バイポーラトランジスタがオンに遷移することによるスナップバック動作で、インピーダンスの低い局所的部分に電流が集中しやすくなる。この結果、プラスサージは、許容電流値が低くなり、耐量が低くなるため、保護素子として大きな面積を必要とする。
次に、本実施形態の半導体装置について説明する。本実施形態に係る半導体装置において、接地端子１２を基準として電源端子１１にマイナスサージが印加された場合、接地端子１２からＭＯＳトランジスタ１３のバックゲートとドレインとで形成されるダイオードを介して電源端子１１に電流が流れる。このときダイオードには順方向に電流が流れるので、ダイオードに発生する熱量は小さく、耐量が高くなる。ここまでは比較例と同様である。本実施形態では、マイナスサージが過渡的電圧であるため、接地端子１２からツェナーダイオード１４、キャパシタ１７及びツェナーダイオード１６，１５を介して電源端子１１に至るルートにも電流が流れる。このため、ダイオードに流れる電流が低減され、ＭＯＳトランジスタ１３の熱破壊を低減することができる。なお、ＭＯＳトランジスタ１３のドレイン及びゲート間に接続されたツェナーダイオード１５は、このラインに流れる電流によってＭＯＳトランジスタ１３のゲートに加わる電圧が大きくなりすぎないようにしてゲート酸化膜の破壊を防止する機能を有する。
次に、接地端子１２を基準にして電源端子１１にプラスサージが印加された場合について説明する。この場合には、ツェナーダイオード１５，１６、キャパシタ１７及びツェナーダイオード１４の直列回路を介して電源端子１１から接地端子１２に電流が流れる。この電流によって電源端子１１の電圧が上昇し、ＭＯＳトランジスタ１３のゲート電圧も上昇する。この結果、ＭＯＳトランジスタ１３のゲート下にチャネルが形成され、このチャネルを介して電源端子１１から接地端子１２に電流が流れるので、ＭＯＳトランジスタ１３には、前述したようなドレインがコレクタ、バックゲートがベース、ソースがエミッタとなるバイポーラトランジスタが形成されない。これにより、素子に一様に電流が流れるようになるので、熱破壊の発生を防止することができる。この結果、保護素子として大きな面積を必要としない。
なお、ＭＯＳトランジスタ１３のドレイン及びゲート間に接続されたツェナーダイオード１４，１６は、電源端子１１に印加されたプラスサージによってＭＯＳトランジスタ１３のゲートに加わる電圧を制限して、ＭＯＳトランジスタ１３のゲート酸化膜の破壊を防止する。また、ＭＯＳトランジスタ１３のドレイン及びゲート間にキャパシタ１７が電流経路に対して直列に接続されているので、定常状態でＭＯＳトランジスタ１３に電流が流れることは無い。このため、ＭＯＳトランジスタ１３のゲートに不要なバイアスがかかることが無く、誤動作の発生及び消費電力の増大を防止することができる。
［その他の実施形態］
なお、本発明は上述した実施形態に限定されるものではない。ツェナーダイオード１５，１６とキャパシタ１７とは、直列接続されていれば良く、例えば図２に示すように、キャパシタ１７をツェナーダイオード１５，１６の間に接続したり（第２の実施形態）、図３に示すように、ツェナーダイオード１５，１６よりも電源端子１１側に接続されていても良い（第３の実施形態）。また、図１〜図３に示した第１〜第３の実施形態におけるツェナーダイオード１５とツェナーダイオード１６の位置を入れ替えても良い。更には、ツェナーダイオード１４〜１６に代えて、ショットキーバリアダイオード等、他のダイオードを使用しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１１…電源端子、２，１２…接地端子、３，１３…ＭＯＳトランジスタ、４，１４〜１６…ツェナーダイオード，１７…キャパシタ。

Claims (5)

  1. 電源端子と接地端子の間に接続されたＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのドレインとゲートの間に接続された第１のツェナーダイオードと、
    前記ＭＯＳトランジスタのドレインとゲートの間に前記第１のツェナーダイオードと互いの順方向が逆向きに直列に接続された第２のツェナーダイオードと、
    前記ＭＯＳトランジスタのドレインとゲートの間に前記第１及び第２のツェナーダイオードと直列に接続されたキャパシタと、
    前記ＭＯＳトランジスタのゲートとソースの間に、カソードを前記ゲート側、アノードを前記ソース側にして接続された第３のツェナーダイオードと
    を備えたことを特徴とする半導体装置。
  2. 電源端子と接地端子の間に接続されたＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのドレインとゲートの間に接続された第１のダイオードと、
    前記ＭＯＳトランジスタのドレインとゲートの間に前記第１のダイオードと互いの順方向が逆向きに直列に接続された第２のダイオードと、
    前記ＭＯＳトランジスタのドレインとゲートの間に前記第１及び第２のダイオードと直列に接続されたキャパシタと
    を備えたことを特徴とする半導体装置。
  3. 前記ＭＯＳトランジスタのゲートとソースの間に、カソードを前記ゲート側、アノードを前記ソース側にして接続された第３のダイオードを更に備える
    ことを特徴とする請求項２記載の半導体装置。
  4. 前記第３のダイオードは、ツェナーダイオードである
    ことを特徴とする請求項３記載の半導体装置。
  5. 前記第１及び第２のダイオードは、ツェナーダイオードである
    ことを特徴とする請求項２〜４のいずれか１項記載の半導体装置。
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