JP2012005009A - 半導体装置、スナバデバイス - Google Patents

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Abstract

【課題】放熱設計や配線設計によるコストを抑制するスナバデバイスを備えた半導体装置の提供を目的とする。
【解決手段】本発明の半導体装置は、スイッチングトランジスタ１と、スイッチングトランジスタ１と同一導電性基板（フレーム）上に実装されるリカバリーダイオード２及びスナバデバイス６とを備える。スナバデバイス６は、スイッチングトランジスタ１の出力端子Ｃ−基準端子Ｅ間に接続されたＳｉＣ−ＭＯＳＦＥＴ３と、ＳｉＣ−ＭＯＳＦＥＴ３のゲート端子Ｇ−ドレイン端子Ｄ間に形成されたツェナーダイオード４と、ＳｉＣ−ＭＯＳＦＥＴ３のゲート端子Ｇ−ソース端子Ｓ間に形成された抵抗器５とを備える。スイッチングトランジスタ１の基準端子Ｅ、ＳｉＣ−ＭＯＳＦＥＴ３のソース端子、リカバリーダイオード２のアノード端子が共通接続される。
【選択図】図３

Description

この発明は、インバーターやチョッパ回路に用いられるスイッチング素子のターンオフやダイオードの逆回復時に発生するサージ電圧を抑制するスナバデバイス、およびこれを用いた半導体装置に関する。
ＩＧＢＴ等のスイッチング速度が速いスイッチング素子を用いたインバーター半導体モジュールでは、ターンオフする際の急激な電流変化によって主回路の浮遊インダクタンスに高い電圧（ターンオフサージ電圧）が発生する。還流ダイオードのオフ時にも同様の原理でサージ電圧（リカバリーサージ電圧）が発生する。
そのため、このようなサージ電圧を吸収する保護回路（スナバデバイス）を半導体モジュールに外付けすることによりサージ電圧を抑制している。一般的なスナバデバイスの基本構成は、抵抗Ｒ、ダイオードＤ、コンデンサＣを組み合わせたもので（例えば特許文献１）、抵抗値やコンデンサ容量はアプリケーションの配線インダクタンスや駆動電流レベルで調整する。
特開２０１０−１１５０９９号公報
しかし、外付けスナバデバイスはスイッチング素子の安全動作に必要な要素ではあるものの、スナバデバイス自身の放熱設計を個別に行う必要があり、アプリケーションとしてのサイズが大きくなってしまう。さらには、低インダクタンス配線設計による手間やコストの増大を招くという問題もある。
そこで、本発明は上述の問題点に鑑み、放熱設計や配線設計によるコストを抑制するスナバデバイスを備えた半導体装置の提供を目的とする。
本発明の半導体装置は、スイッチングトランジスタと、スイッチングトランジスタと同一導電性基板上に実装されるリカバリーダイオード及びスナバデバイスとを備え、スナバデバイスは、スイッチングトランジスタの出力端子−基準端子間に接続されたＳｉＣ−ＭＯＳＦＥＴと、ＳｉＣ−ＭＯＳＦＥＴのゲート端子−ドレイン端子間に形成されたツェナーダイオードと、ＳｉＣ−ＭＯＳＦＥＴのゲート端子−ソース端子間に形成された抵抗器とを備え、スイッチングトランジスタの基準端子、ＳｉＣ−ＭＯＳＦＥＴのソース端子、リカバリーダイオードのアノード端子が共通接続される。
また本発明のスイッチングトランジスタのサージ電圧を吸収するスナバデバイスは、ＳｉＣ−ＭＯＳＦＥＴと、ＳｉＣ−ＭＯＳＦＥＴのゲート端子−ドレイン端子間に形成されたツェナーダイオードと、ＳｉＣ−ＭＯＳＦＥＴのゲート端子−ソース端子間に形成された抵抗器とを備える。
本発明の半導体装置はスイッチングトランジスタと同一導電性基板上に実装されるリカバリーダイオード及びスナバデバイスを備えることにより、スナバデバイスの冷却系をスイッチングトランジスタの冷却系に一元化し、パッケージを小型化することが可能となる。また、エンドユーザーによってはスナバレス化となり魅力的である。
また本発明のスナバデバイスを、複数のスイッチングトランジスタからなる回路に対して並列に接続すれば、スイッチングトランジスタに対して個別にスナバデバイスを設ける場合に比べて低コストである。
実施の形態１のスイッチングモジュールの回路図である。 スナバデバイスの動作を示す図である。 実施の形態１のスイッチングモジュールの構成図である。 実施の形態１のスナバデバイスのチップ構成図である。 実施の形態２のスイッチングモジュールの回路図である。 実施の形態２のスイッチングモジュールの構成図である。 実施の形態２のスナバデバイスのチップ構成図である。 実施の形態２のスナバデバイスのチップ構成図である。 実施の形態３のスイッチングモジュールの回路図である。 実施の形態３のスイッチングモジュールの構成図である。 実施の形態４のスイッチングモジュールの回路図である。 実施の形態４のスイッチングモジュールの構成図である。 実施の形態５のスナバデバイスの回路図である。 実施の形態５のスナバデバイスの構成図である。 実施の形態５のスイッチングモジュールの回路図である。
（実施の形態１）
本実施の形態の半導体装置の一例としてスイッチングモジュールの回路図を図１に示す。スイッチングモジュールは、主スイッチング素子であるＩＧＢＴ１と、ＩＧＢＴ１のコレクタＣ−エミッタＥ間に接続されたリカバリーダイオード２と、サージ電圧を吸収するスナバデバイス６とを備えている。スナバデバイス６は、ＩＧＢＴ１のコレクタＣ−エミッタＥ間に接続されたＳｉＣ−ＭＯＳＦＥＴ３と、ＳｉＣ−ＭＯＳＦＥＴ３のドレインＤ−ゲートＧ間に接続されたツェナーダイオード４と、ゲートＧ−ソースＳ間に接続された抵抗器５とを備えている。ＳｉＣ−ＭＯＳＦＥＴ３は例えばＮチャネルのエンハンスメント型が用いられる。ツェナーダイオード４と抵抗器５はいずれもポリシリコンで形成される。
ツェナーダイオード４の閾値電圧は、通常ＩＧＢＴ１のコレクタに印加される電源電圧よりも高く設定されているため、サージ電圧がツェナーダイオード４の閾値電圧を超えると抵抗器５に電圧降下が発生し、ＳｉＣ−ＭＯＳＦＥＴ３はゲート電圧が押し上げられてオン状態になる。サージエネルギーの大部分はＳｉＣ−ＭＯＳＦＥＴ３を通過して消費（アクティブクランプ）されるため、ＩＧＢＴ１やリカバリーダイオード２に過剰なサージ電圧が加わるリスクが低減する（図２参照）。
図３にスイッチングモジュールの構成図を示す。ＩＧＢＴ１と、リカバリーダイオード２と、スナバデバイス６が同一のリードフレームに実装され、ＩＧＢＴ１のコレクタ端子１、エミッタ端子Ｅ、ゲート端子Ｇ、センス端子ＳＥをそれぞれパッケージの外部に露出させて形成される。
図４はスナバデバイス６のチップを上面から見た平面図である。チップ裏面にＳｉＣ−ＭＯＳＦＥＴ３のドレイン電極Ｄ、チップ表面にソース電極Ｓ、ソース電極Ｓの周囲にゲート電極Ｇがそれぞれ形成されている。さらにゲート電極Ｇの周囲にガードリング層９が形成されている。そしてガードリング層９上にツェナーダイオード４が形成され、ＳｉＣ−ＭＯＳＦＥＴ３のゲート電極Ｇ−ソース電極Ｓ間に抵抗器５が形成されている。
本実施の形態のスイッチングモジュールでは、このようにスイッチング素子であるＩＧＢＴ１と、サージ電圧を吸収するスナバデバイス６を同一リードフレーム上に実装することにより、システムの安全性の向上だけでなく小型化に貢献する。
従来このようなスナバデバイスは、スイッチング素子のパッケージに対して外付けで設けられていたが、パワーＭＯＳＦＥＴでスナバデバイスを構成することにより、スイッチング素子と同一リードフレーム上にスナバデバイスを搭載することを可能にした。さらに、ワイドバンドギャップ素材であるＳｉＣをパワーＭＯＳＦＥＴに用いることにより、スナバ損失による発熱を抑制し、スナバデバイス６の冷却系をスイッチング素子の冷却系に一元化することが可能となった。その結果、システム全体として小型化することが可能になった。
また、同一リードフレーム内で保護すべきスイッチング素子の直近にスナバデバイス６を配置すれば、寄生インダクタンスを最小化して保護性能を最大限に引き出すことが可能である。
＜効果＞
実施の形態１の半導体装置によれば以下の効果を奏する。本実施の形態の半導体装置はスイッチングトランジスタ１と、スイッチングトランジスタ１と同一リードフレーム上に実装されるリカバリーダイオード２及びスナバデバイス６とを備え、スナバデバイス６は、スイッチングトランジスタ（ＩＧＢＴ１）の出力端子（コレクタ端子Ｃ）−基準端子（エミッタ端子Ｅ）間に接続されたＳｉＣ−ＭＯＳＦＥＴ３と、ＳｉＣ−ＭＯＳＦＥＴ３のゲート端子Ｇ−ドレイン端子Ｄ間に形成されたツェナーダイオード４と、ＳｉＣ−ＭＯＳＦＥＴ３のゲート端子Ｇ−ソース端子Ｓ間に形成された抵抗器５とを備え、スイッチングトランジスタ１のエミッタ端子Ｅ、ＳｉＣ−ＭＯＳＦＥＴ３のソース端子、リカバリーダイオードのアノード端子が共通接続される。これにより、スナバデバイス６の放熱系をスイッチングトランジスタ１の放熱系に一元化することができ、システム全体の小型化を図ることが出来る。また、同一リードフレーム上でスイッチングトランジスタ１の直近にスナバデバイス６を配置することによって、寄生インダクタンスを最小化し保護性能を最大限に引き出すことが出来る。
また、ツェナーダイオード４と抵抗器５はＳｉＣ−ＭＯＳＦＥＴ３と同一のチップに形成する。このような構成によって上述の効果を得る。
（実施の形態２）
実施の形態１では、アクティブクランプに必要なツェナーダイオード４と抵抗器５をＳｉＣ−ＭＯＳＦＥＴ３と同一チップ（スナバデバイス６）上に形成した。しかし、サージエネルギーを負担するＳｉＣ−ＭＯＳＦＥＴ３は高温動作が可能なＳｉＣデバイスである一方、ツェナーダイオード４と抵抗器５はポリシリコンで形成されているため、高温動作で性能が低下しボトルネックとなってしまう。
そこで実施の形態２では、アクティブクランプ動作で発熱するＳｉＣ−ＭＯＳＦＥＴ３とエネルギー負担が生じないツェナーダイオード４及び抵抗器５とを別素子とすることにより、より大きなサージエネルギーに対して保護性能を発揮するようにした。
実施の形態２の半導体装置の一例であるスイッチングモジュールの回路図を図５に示す。実施の形態１と同一の構成要素には同一の参照番号を付している。図１に示した実施の形態１の回路図と同様であるが、ツェナーダイオード４と抵抗器５をＳｉＣ−ＭＯＳＦＥＴ３と別チップにした点が異なる。
図６にスイッチングモジュールの構成図を示す。ＩＧＢＴ１と、リカバリーダイオード２と、ＳｉＣ−ＭＯＳＦＥＴ３を含む第１スナバデバイス６ａと、ツェナーダイオード４及び抵抗器５を含む第２スナバデバイス６ｂとが同一のリードフレームに実装され、ＩＧＢＴ１のコレクタ端子１、エミッタ端子Ｅ、ゲート端子Ｇ、センス端子ＳＥをそれぞれパッケージの外部に露出させて形成される。
図７は第１スナバデバイス６ａのチップを上面から見た平面図である。チップ裏面にＳｉＣ−ＭＯＳＦＥＴ３のドレイン電極Ｄ、チップ表面にソース電極Ｓ、ソース電極Ｓの周囲にゲート電極Ｇがそれぞれ形成されている。ゲート電極Ｇに隣接してゲートパッド８が形成され、ゲート電極Ｇの周囲にガードリング層９が形成されている。
図８は第２スナバデバイス６ｂのチップを上面から見た平面図である。チップ表面に、ＳｉＣ−ＭＯＳＦＥＴ３のソース端子Ｓと導通した共通端子としてのソース端子Ｓが形成され、ソース端子Ｓ上にゲートパッド８が形成され、ゲートパッド８に隣接して抵抗器５が形成される。また、ソース端子Ｓの周囲にはガードリング９が形成され、ガードリング９上にツェナーダイオード４が形成される。ガードリング９の外周はチャネルカット部１０となる。
＜効果＞
実施の形態３の半導体装置によれば、以下の効果を奏する。すなわち、本実施の形態の半導体装置では、ポリシリコンで形成されたツェナーダイオード４と抵抗器５をＳｉＣ−ＭＯＳＦＥＴ３とは別のチップに形成することによって、高温動作でのボトルネックを解消しより大きなサージエネルギーに対して保護性能を発揮するようにした。
（実施の形態３）
実施の形態２の構成では、アクティブクランプ動作に必要なツェナーダイオード４と抵抗器５を得るために専用の半導体デバイス（第２スナバデバイス６ｂ）を必要とした。実施の形態３ではＩＧＢＴ１をシリコンデバイスとし、ＩＧＢＴ１と同一デバイス（スイッチングデバイス７）上にツェナーダイオード４及び抵抗器５を形成することによって、チップ数と配線数を削減しコストダウンを図る。
実施の形態３の半導体装置の一例としてスイッチングモジュールの回路図を図９に、構成図を図１０にそれぞれ示す。これらの図において、実施の形態２と同一の構成要素には同一の参照符号を付している。
図１０に示すようにスイッチングモジュールでは、スイッチングデバイス７と、リカバリーダイオード２と、ＳｉＣ−ＭＯＳＦＥＴ３を備えるスナバデバイス６ａとが同一のリードフレームに実装され、ＩＧＢＴ１のコレクタ端子Ｃ、エミッタ端子Ｅ、ゲート端子Ｇ、センス端子ＳＥをそれぞれパッケージの外部に露出して形成される。スイッチングデバイス７はＳｉデバイスであり、ＩＧＢＴ１、ツェナーダイオード４及び抵抗器５が形成される。
＜効果＞
実施の形態３の半導体装置によれば以下の効果を奏する。すなわち、本実施の形態の半導体装置においてＩＧＢＴ１はＳｉ基板で形成され、ツェナーダイオード４と抵抗器５をＩＧＢＴ１と同一デバイス（スイッチングデバイス）上に形成することにより、高温動作によるボトルネックを解消すると共に、チップ数と配線数を削減してコストダウンが可能である。
（実施の形態４）
実施の形態４の半導体装置の一例としてスイッチングモジュールの回路図を図１１に、構成図を図１２にそれぞれ示す。これらの図において、実施の形態１と同一の構成要素には同一の参照符号を付している。ＳｉＣ−ＭＯＳＦＥＴ３のボディダイオード１１をＩＧＢＴ１のリカバリーダイオードとして利用する点が、実施の形態１とは異なる。
図１２に示すようにスイッチングモジュールでは、ＩＧＢＴ１と、スナバデバイス６が同一のリードフレームに実装され、ＩＧＢＴ１のコレクタ端子１、エミッタ端子Ｅ、ゲート端子Ｇ、センス端子ＳＥをそれぞれパッケージの外部に露出させて形成される。
＜効果＞
実施の形態４の半導体装置では、ＳｉＣ−ＭＯＳＦＥＴ３のボディダイオードをＩＧＢＴ１のリカバリーダイオードとして用いることにより、リカバリーダイオードを削減し低コスト化が実現できる。
（実施の形態５）
本実施の形態のスナバデバイスの回路図を図１３に、構成図を図１４にそれぞれ示す。スナバデバイスの回路構成は実施の形態１のスイッチングモジュールにおけるスナバデバイスと同様であるが、図１４に示すようにスナバデバイス６のみを単一パッケージとしたものである。実施の形態１と同一の構成要素には同一の参照番号を付している。リードフレーム上にスナバデバイス６が実装され、ＳｉＣ−ＭＯＳＦＥＴ３のドレイン端子Ｄとソース端子Ｓがパッケージの外部に露出される。
このスナバデバイスは図１５に示すように、複数のスイッチング素子からなるインバーターモジュール１２に対して並列に接続された一括スナバとして用いられる。このような構成にすることにより、スイッチング素子に対して個別にスナバデバイスを設ける場合に比べてスナバデバイスの個数を少なくすることができ、低コスト化が図れる。
なお、スナバデバイスの構成としてツェナーダイオード４及び抵抗器５をＳｉＣ−ＭＯＳＦＥＴ３と同一デバイス上に構成することとしたが、実施の形態２のようにツェナーダイオード４及び抵抗器５を別デバイスとして構成することも可能である。この場合は、高温動作でのボトルネックを解消しより大きなサージエネルギーに対して保護性能を発揮することが出来る。
＜効果＞
本実施の形態のスナバデバイスによれば以下の効果を奏する。すなわち、実施の形態５のスナバデバイス６は、スイッチングトランジスタのサージ電圧を吸収するスナバデバイスであって、ＳｉＣ−ＭＯＳＦＥＴ３と、ＳｉＣ−ＭＯＳＦＥＴ３のゲート端子Ｇ−ドレイン端子Ｄ間に形成されたツェナーダイオード４と、ＳｉＣ−ＭＯＳＦＥＴ３のゲート端子Ｇ−ソース端子Ｓ間に形成された抵抗器５とを備える。このようなスナバデバイス６を複数のスイッチング素子からなるインバーターモジュールに一括して接続することにより、スナバデバイスの個数を減らしてコストを削減することが出来る。
すなわち、スナバデバイス６は複数のスイッチングトランジスタからなるインバーターモジュール１２のサージ電圧を吸収するスナバデバイス６であり、インバーターモジュール１２に対して並列に接続することにより、スナバデバイスの個数を減らしてコストを削減することが出来る。
１ ＩＧＢＴ、２ リカバリーダイオード、３ ＳｉＣ−ＭＯＳＦＥＴ、４ ツェナーダイオード、５ 抵抗器、６ スナバデバイス、６ａ 第１スナバデバイス、６ｂ 第２スナバデバイス、７ スイッチングデバイス、８ ゲートパッド、９ ガードリング、１０ チャネルカット部、１１ ボディダイオード、１２ インバーターモジュール。

Claims (7)

  1. スイッチングトランジスタと、
    前記スイッチングトランジスタと同一導電性基板上に実装されるリカバリーダイオード及びスナバデバイスと
    を備え、
    前記スナバデバイスは、
    前記スイッチングトランジスタの出力端子−基準端子間に接続されたＳｉＣ−ＭＯＳＦＥＴと、
    前記ＳｉＣ−ＭＯＳＦＥＴのゲート端子−ドレイン端子間に接続されたツェナーダイオードと、
    前記ＳｉＣ−ＭＯＳＦＥＴのゲート端子−ソース端子間に接続された抵抗器と
    を備え、
    前記スイッチングトランジスタの基準端子、前記ＳｉＣ−ＭＯＳＦＥＴのソース端子、前記リカバリーダイオードのアノード端子が共通接続される、半導体装置。
  2. 前記ツェナーダイオードと前記抵抗器は前記ＳｉＣ−ＭＯＳＦＥＴと同一のチップに形成される、請求項１に記載の半導体装置。
  3. 前記ツェナーダイオードと前記抵抗器はポリシリコンから形成され、前記ＳｉＣ−ＭＯＳＦＥＴとは別のチップに形成される、請求項１に記載の半導体装置。
  4. 前記スイッチングトランジスタはＳｉ基板で形成され、
    前記ツェナーダイオードと前記抵抗器は前記スイッチングトランジスタ上に形成される、請求項１に記載の半導体装置。
  5. 前記リカバリーダイオードは前記ＳｉＣ−ＭＯＳＦＥＴのボディダイオードである、請求項１〜４のいずれかに記載の半導体装置。
  6. スイッチングトランジスタのサージ電圧を吸収するスナバデバイスであって、
    ＳｉＣ−ＭＯＳＦＥＴと、
    前記ＳｉＣ−ＭＯＳＦＥＴのゲート端子−ドレイン端子間に接続されたツェナーダイオードと、
    前記ＳｉＣ−ＭＯＳＦＥＴのゲート端子−ソース端子間に接続された抵抗器と
    を備えるスナバデバイス。
  7. 複数のスイッチングトランジスタからなるインバーター回路のサージ電圧を吸収するスナバデバイスであって、
    前記インバーター回路に対して単一の、請求項６に記載のスナバデバイスが並列に接続されるスナバデバイス。
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