JP5444758B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5444758B2
JP5444758B2 JP2009046347A JP2009046347A JP5444758B2 JP 5444758 B2 JP5444758 B2 JP 5444758B2 JP 2009046347 A JP2009046347 A JP 2009046347A JP 2009046347 A JP2009046347 A JP 2009046347A JP 5444758 B2 JP5444758 B2 JP 5444758B2
Authority
JP
Japan
Prior art keywords
diode
semiconductor
region
switching element
snubber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009046347A
Other languages
English (en)
Other versions
JP2010205758A (ja
Inventor
林　　哲也
星　　正勝
秀明 田中
滋春 山上
達広 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Priority to JP2009046347A priority Critical patent/JP5444758B2/ja
Publication of JP2010205758A publication Critical patent/JP2010205758A/ja
Application granted granted Critical
Publication of JP5444758B2 publication Critical patent/JP5444758B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、電力変換用の還流ダイオードを含む半導体装置に関する。
電力エネルギの変換手段の１つとして、インバータ等の電力変換装置が一般に使用されている。電力変換装置は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のスイッチング素子、及び還流ダイオードなどの電力用の半導体装置を、用途や電力の大きさに応じた組み合わせで構成されている。電力変換装置には高い効率でかつ安定した動作が求められるため、その構成要素である半導体装置には、スイッチング素子及び還流ダイオードなどのいずれの半導体装置においても、低損失でかつ誤動作等が起こりにくい安定動作が求められる。
還流ダイオードの動作によって発生する損失は主に２つある。１つは順バイアスによって導通している際にダイオード内の電圧降下によって生じる導通損失であり、もう１つは導通状態から逆バイアスによって遮断状態に移行する際の逆回復動作時に生じる逆回復損失である。逆回復損失は、導通状態において還流ダイオードの素子内部に遮断状態に比べて過剰に蓄積されている過剰キャリアが、遮断状態へと移行する際に消滅する過程において、逆回復電流として過渡的に流れることで発生する。そのため、逆回復損失は、逆回復動作直前の過剰キャリアの量や逆回復動作時の過剰キャリアの消滅速度に依存する。
逆回復損失を低減するために、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオード（ＳＢＤ）を還流ダイオードとして用いて過剰キャリアの量を低減する技術が提案されている（例えば、特許文献１参照。）。
ＳＢＤは、順バイアスによる導通時には多数キャリアのみで電流が流れる。そのため、導通時に少数キャリアが蓄積するｐｎ接合ダイオードに比べて、蓄積される過剰キャリアの量が大幅に小さく、その結果として逆回復損失が低減される。
しかし、ユニポーラ動作のショットキーバリアダイオードを還流ダイオードとして用いた場合、逆回復動作時に電流・電圧に振動現象が生じやすく、その対処法が確立されていないというユニポーラ動作ならではの問題があることがわかった。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、及び周辺の回路の誤動作などを引き起こすため、安定動作の阻害要因となる。
振動現象自体は、還流ダイオードが組み込まれたインバータなどの電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。
振動現象を低減するために、従来から用いられているシリコンのｐｎ接合ダイオードにおいては、金や白金を用いた重金属拡散、電子線を用いた電子線照射、及びプロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御する取り組みがなされている（例えば、非特許文献１参照。）。少数キャリアのライフタイムを制御することにより、逆回復電流Ｉｒが低減され、かつ逆回復電流Ｉｒが抵抗制限される。その結果、逆回復時間ｔが最適化され、動作時の電流の遮断速度（ｄＩ/ｄｔ）を緩和し、振動現象を抑制することが可能となる。
特表平１１−５１００００号公報
篠原信一、他、"ライフタイムプロファイルを制御した高速ソフトリカバリーダイオード"、信学技報、１９９５年、第９５巻、第１９２号、ｐｐ．１−６
しかしながら、ユニポーラ動作をするショットキーダイオードにはほとんど少数キャリアが存在しないため、少数キャリアのライフタイムを制御する方法を用いることができない。
本発明の目的は、低損失でかつ還流ダイオードの逆回復動作時に生じる振動現象を抑制することが可能な半導体装置を提供することにある。
本発明は、ユニポーラ動作をする還流ダイオードと、還流ダイオードに並列接続され、半導体基板領域を含む半導体スナバとを備え、半導体スナバが、還流ダイオードの逆バイアス時に少なくとも基板領域の一端側に形成されるキャパシタと、基板領域の一部を含む抵抗と、還流ダイオードの順バイアスに対して逆阻止状態となるように、基板領域の少なくとも一部に形成された逆阻止型ダイオードとを含む。
本発明によれば、還流ダイオードに並列に、少なくともキャパシタ及び抵抗を有する半導体スナバを接続しているので、低損失でかつ還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能となる。
本発明の第１の実施の形態に係る半導体装置の等価回路の一例を示す図である。 本発明の第１の実施の形態に係る半導体装置の等価回路の他の例を示す図である。 本発明の第１の実施の形態に係る半導体装置の実装の一例を示す図である。 本発明の第１の実施の形態に係る還流ダイオードの一例を示す断面図である。 本発明の第１の実施の形態に係る半導体スナバの一例を示す断面図である。 本発明の第１の実施の形態に係る半導体装置の等価回路の他の例を示す図である。 本発明の第１の実施の形態に係る半導体装置を用いた電力変換装置の等価回路の一例を示す図である。 本発明の第１の実施の形態に係る半導体装置を用いた電力変換装置の等価回路の他の例を示す図である。 本発明の第１の実施の形態に係る半導体装置の等価回路の他の例を示す図である。 本発明の第１の実施の形態に係る半導体装置の実装の他の例を示す図である。 本発明の第１の実施の形態に係る半導体スナバの他の例を示す断面図である。 本発明の第１の実施の形態に係る半導体スナバの他の例を示す断面図である。 本発明の第１の実施の形態に係る半導体スナバの他の例を示す断面図である。 本発明の第１の実施の形態に係る半導体装置のキャパシタ容量に対する電圧の振動現象の計算結果の一例を示す図である。 本発明の第１の実施の形態に係る半導体装置のキャパシタ容量に対する振動現象収束時間比及び過渡損失の増加しろの計算結果の一例を示す図である。 本発明の第２の実施の形態に係る半導体装置の等価回路の一例を示す図である。 本発明の第２の実施の形態に係る半導体装置の実装の一例を示す図である。 本発明の第２の実施の形態に係るスイッチング素子の一例を示す断面図である。 本発明の第２の実施の形態に係る半導体装置を用いた電力変換装置の等価回路の一例を示す図である。 本発明の第２の実施の形態に係る半導体装置を用いた電力変換装置の等価回路の他の例を示す図である。 本発明の第３の実施の形態に係る還流ダイオードの一例を示す断面図である。 本発明の第３の実施の形態に係るスイッチング素子の一例を示す断面図である。 本発明の第３の実施の形態に係るスイッチング素子の他の例を示す断面図である。 本発明の第３の実施の形態に係るスイッチング素子の他の例を示す断面図である。 本発明の第３の実施の形態に係る還流ダイオードの他の例を示す断面図である。 本発明の第４の実施の形態に係る半導体装置の実装の一例を示す図である。 本発明の第４の実施の形態に係る半導体装置の一例を示す図である。 本発明のその他の実施の形態に係る電力変換装置の等価回路の一例を示す図である。 図２８に示した電力変換装置に用いられるスイッチ回路の等価回路の一例を示す図である。
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す本発明の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、ユニポーラ動作をする還流ダイオード１００及びスナバ機能を有するように半導体チップに形成された半導体スナバ２００等を備える。半導体スナバ２００は、キャパシタ２１０及び抵抗２２０等を含む。還流ダイオード１００と半導体スナバ２００は、共にアノード端子３００並びにカソード端子４００に並列接続される。
ここで、詳細は後述するが、還流ダイオード１００は、例えばｐｎ接合ダイオードの構造であっても、導通時にｐ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、バイポーラ型ダイオードであっても、ユニポーラ動作と同等の特性を有するダイオードであれば、本発明で説明されるユニポーラ動作をするダイオードに含まれるものとする。
なお、図１に示した半導体スナバ２００では、アノード端子３００側にキャパシタ２１０が、カソード端子側に抵抗２２０が接続されている。しかし、キャパシタ２１０及び抵抗２２０の配置は限定されない。例えば、図２に示すように、アノード端子３００側に抵抗２２０が、カソード端子４００側にキャパシタ２１０が接続されていてもよい。また、キャパシタ２１０と抵抗２２０は、少なくとも直列接続していれば、複数の部位に分割したキャパシタ及び抵抗を配置しても良く、あるいは、複数のキャパシタ及び複数の抵抗をそれぞれ交互に配置してもよい。
第１の実施の形態では、一例として、還流ダイオード１００と半導体スナバ２００を、それぞれ別の半導体チップとして形成した場合について説明する。半導体スナバ２００として、例えばキャパシタ２１０と抵抗２２０を直列接続した、いわゆるＲＣスナバが用いられる。例えば、半導体スナバ２００は、シリコンを半導体基体材料とし、かつ、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、いわゆる縦型の半導体チップである。還流ダイオード１００として、例えば炭化珪素（ＳｉＣ）を半導体基体材料としたショットキーバリアダイオードが用いられる。例えば、還流ダイオード１００は、アノード端子３００とカソード端子４００が互いに対面するように電極形成された、いわゆる縦型のショットキーバリアダイオードである。
図３は、図１で示した還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ２００（例えばシリコン半導体ＲＣスナバ）からなる半導体装置について具体的な実装を示す図である。図３に示すように、半導体パッケージとして、例えば、セラミック基板などの絶縁性を有し、かつ、支持体としての機能を有する絶縁基板５００を用いる。絶縁基板５００上には、銅やアルミニウムなどの金属材料からなるアノード側金属膜３１０とカソード側金属膜４１０が形成される。
カソード側金属膜４１０上には、図１に示した還流ダイオード１００と半導体スナバ２００それぞれのカソード端子４００が、例えば半田やろう材等の接合材料を介して接続される。そして、還流ダイオード１００と半導体スナバ２００それぞれのアノード端子３００は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０、３３０を介して、共にアノード側金属膜３１０に接続される。
次に、図４及び図５に、還流ダイオード１００と半導体スナバ２００とをそれぞれ構成する半導体チップの断面構造図の一例を示す。
図４に示すように、還流ダイオード１００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域１上にｎ-型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが上記の範囲外となってもよいが、一般に抵抗率及び厚みは、小さいほうが導通時の損失を低減できるため、可能な限り小さいほうが望ましい。ドリフト領域２としては、例えばｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、ドリフト領域２に関しても、素子構造や所要の耐圧により、不純物密度や厚みが上記の範囲外となってももちろんよい。第１の実施の形態では、例えば不純物密度が１０16ｃｍ-3、厚みが５μｍで、耐圧が６００Ｖクラスのものを用いている。
なお、第１の実施の形態では、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさを適宜設定することにより、基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、第１の実施の形態では、一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。また、第１の実施の形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。
還流ダイオード１００には、図４に示すように、ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が形成される。また、表面電極３に対向し、かつ基板領域１の裏面に接するように裏面電極４が形成される。
表面電極３には、ドリフト領域２との間にショットキー障壁を形成する金属材料を含む単層もしくは多層の金属材料が用いられる。例えば、ショットキー障壁を形成する金属材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（Ｐｔ）などを用いることができる。また、表面電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いて多層の構造としてもよい。
裏面電極４には、基板領域１とオーミック接続するような電極材料が用いられる。オーミック接続する電極材料の一例としては、ニッケルシリサイド（ＮｉＳｉ）やチタン（Ｔｉ）材料などを用いることができる。裏面電極４は、カソード端子４００として外部電極と接続するために、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などを用いて多層の構造としてもよい。
このように、図４に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。
図５は、半導体スナバ２００の断面構造図の一例である。図５に示すように、例えばシリコンのｎ-型である基板領域１１の表層部には、基板領域１１とは反対導電型のｐ型の反対導電型領域１５が形成されている。第１の実施の形態では、抵抗２２０としては、基板領域１１が用いられる。また、キャパシタ２１０としては、ｐ型の反対導電型領域１５とｎ型の基板領域１１との間のｐｎ接合部に逆バイアス電圧が印加された際に形成される空乏層からなる空乏容量が用いられる。つまり、基板領域１１は、必要な抵抗値の大きさに応じて、基板の抵抗率や厚みを決めることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。第１の実施の形態においては、少なくとも還流ダイオード１００に含まれる抵抗値よりも大きくなるように、例えば、抵抗率が約１００Ωｃｍで厚さが約３００μｍのものを用いた場合で説明する。なお、第１の実施の形態においては、基板領域１１として、単一の抵抗率で形成された場合を例示しているが、複数の抵抗率を有していてもよい。
また、ｐｎ接合によって形成される空乏層については、必要な耐圧並びに必要なキャパシタ２１０の容量の大きさに応じて、空乏層の厚みや面積を決めることができる。耐圧については、空乏層に所定の電界が印加されるとアバランシェ降伏が生じてしまうため、還流ダイオード１００と同等以上が望ましい。また、キャパシタ２１０の容量については、還流ダイオード１００が遮断状態時（高電圧印加時）に生じる空乏層の容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
第１の実施の形態においては、例えば還流ダイオード１００よりも耐圧が高くなるようにｐ型の反対導電型領域１５を形成し、キャパシタ２１０の容量が還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。
従来のバイポーラ動作の還流ダイオードに対する振動低減用のスナバ回路として、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法が用いられている。それに対し、第１の実施の形態においては、還流ダイオード１００としてショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、小容量で小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制する。
また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られている。ここで、Ｃはキャパシタ２１０の容量、Ｒは抵抗２２０の抵抗値、ｆは振動現象の周波数である。第１の実施の形態においては、上記の設計式を満たすように、小容量の半導体スナバ２００を用いて、キャパシタ２１０と抵抗２２０を容易に設定することができる。
さらに、図５に示すように、基板領域１１に関してｐ型の反対導電型領域１５の反対側に、基板領域１１とは反対導電型のｐ型の漏れ電流防止領域１２が形成されている。ｐ型の漏れ電流防止領域１２とｎ型の基板領域１１との間に形成されるｐｎ接合は、ｐ型の反対導電型領域１５とｎ型の基板領域１１との間のｐｎ接合に対する逆阻止型ダイオード２２２として機能する。
なお、図１に示したように、半導体スナバ２００として、漏れ電流防止領域１２を用いない構造であってもよいが、後述するように半導体スナバ２００での損失を低減するためには漏れ電流防止領域１２を形成して逆阻止型ダイオード２２２を設けるのが望ましい。図５に示した半導体スナバ２００を用いる場合は、図６に示すように、半導体スナバ２００のカソード端子４００と抵抗２２０の間に逆阻止型ダイオード２２２が挿入された回路となる。
また、反対導電型領域１５の表面に接するように表面電極１３が設けられる。更に、表面電極１３に対向し、かつ漏れ電流防止領域１２の裏面と接するように裏面電極１４が設けられる。表面電極１３は、アノード端子３００として外部電極と接続するように、例えば金属材料で形成されている。表面電極１３として、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いた単層、多層の構造としてもよい。同様に、裏面電極１４は、カソード端子４００として外部電極と接続するように、例えば金属材料で形成されている。裏面電極１４として、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いた単層、多層の構造としてもよい。このように、図５に示す半導体スナバ２００は、表面電極１３及び裏面電極１４が、それぞれ図４に示す還流ダイオード１００のアノード電極及びカソード電極に接続された半導体ＲＣスナバとして機能する。
次に、第１の実施の形態に係る半導体装置の動作について、図７及び図８に示す電力変換装置を用いて詳しく説明する。
第１の実施の形態に係る半導体装置は、例えば電力エネルギの変換手段として、一般的に使用されるＤＣ／ＤＣコンバータ（図７）や３相インバータ（図８）等の電力変換装置において受動素子として用いられる。ＤＣ／ＤＣコンバータでは、図７に示すように、スイッチング素子Ｄに対して、還流ダイオード１００及び半導体スナバ２００が並列に接続された受動素子Ａが、直列に接続されている。また、寄生インダクタンスが、受動素子Ａに並列に接続される。３相インバータでは、図８に示すように、スイッチング素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のそれぞれに対して、受動素子Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６が並列に接続される。直列に接続されたスイッチング素子Ｑ１及びＱ２の中点が、モータＭのｕ相端子に接続される。直列に接続されたスイッチング素子Ｑ３及びＱ４の中点が、モータＭのｖ相端子に接続される。直列に接続されたスイッチング素子Ｑ５及びＱ６の中点が、モータＭのｗ相端子に接続される。
このような電力変換装置において、受動素子Ａ、Ｂ１〜Ｂ６は、電源電圧（＋Ｖ）（例えば、４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する。受動素子Ａ、Ｂ１〜Ｂ６の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子Ｄ、Ｑ１〜Ｑ６のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子Ａ、Ｂ１〜Ｂ６に対しても、スイッチング素子Ｄ、Ｑ１〜Ｑ６と同様に、低損失でかつ誤動作等が起こりにくい安定動作が求められる。以下においては、図７のコンバータ回路を一例として動作を説明する。なお、図７に示したスイッチング素子Ｄは、例えばＩＧＢＴである。
まず、スイッチング素子Ｄがオンし、スイッチング素子Ｄに電流が流れている状態においては、受動素子Ａは逆バイアス状態となり遮断状態になる。受動素子Ａに含まれる図４に示した還流ダイオード１００（ここでは、ショットキーバリアダイオード）においては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加される。そのため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、受動素子Ａに含まれる図５に示した半導体スナバ２００においても、ｐ型の反対導電型領域１５とｎ型の基板領域１１との間のｐｎ接合に逆バイアス電圧が印加されるため、基板領域１１中には反対導電型領域１５とのｐｎ接合部から伸びた空乏層が生じ遮断状態が維持される。
このように、遮断状態においては、受動素子Ａは、ショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
次に、スイッチング素子Ｄがオフすると、スイッチング素子Ｄがオフ状態に移行するのに連動して、受動素子Ａは順バイアス状態となり導通状態に移行する。図４に示した還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみであり、ユニポーラ動作をする。
また、図５に示した半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、基板領域１１と反対導電型領域１５との接合部の空乏層に充電されていた電荷は放電され、過渡電流が流れる。しかしながら、第１の実施の形態では、空乏層の容量が還流ダイオード１００の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するのであるが、第１の実施の形態においては、この順バイアス電圧に対して、逆阻止機能を有する漏れ電流防止領域１２が機能する。
この漏れ電流防止領域１２が形成されていない場合には、還流ダイオード１００に順バイアス電圧が印加されると、反対導電型領域１５と基板領域１１のｐｎ接合は順バイアス状態となるため、電子電流および正孔電流からなる定常電流が漏れ電流として流れる。しかし、基板領域１１は振動現象を抑制するために還流ダイオード１００のドリフト領域２の抵抗に比べて高い抵抗を有しているため、半導体スナバ２００を流れる電流値自体は還流ダイオード１００に流れる電流値に比べてかなり小さい。そのため、還流ダイオード１００の順バイアス動作にはほとんど影響を及ぼさない。しかしながら、漏れ電流が流れる分、半導体スナバ２００自体の損失が増加してしまうため、半導体スナバ２００自体のチップの小型化に制限をもたらしていた。また、ｐｎ接合では正孔電流が流れるため、逆バイアス電圧が印加され、逆回復状態に移行する際には、過剰キャリアが増大し、スイッチング損失の増加の原因ともなっていた。
第１の実施の形態においては、漏れ電流防止領域１２が形成され、順バイアス電圧に対して逆阻止機能を有するため、半導体スナバ２００には電流が流れず、この間損失はほとんど発生しない。そのため、半導体スナバ２００における損失を低減し、一層の小型化・低損失化が可能となる。
このように、第１の実施の形態では、順バイアス状態においては、遮断状態となり、還流ダイオード１００のみが導通状態となる。このとき、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、第１の実施の形態では、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を実現することができる。
次に、スイッチング素子Ｄがターンオンし、スイッチング素子Ｄがオン状態に移行するのに連動して、受動素子Ａは逆バイアス状態となり遮断状態に移行する。図４に示したショットキーバリアダイオードである還流ダイオード１００においては、裏面電極４側からドリフト領域２中に供給されていた電子電流は、順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
この導通状態から遮断状態に移行する際に、還流ダイオード１００の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ａ並びにスイッチング素子Ｄに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうがよい。
第１の実施の形態では、還流ダイオード１００は、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードである。したがって、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。
まず、一般的なシリコンで形成されたｐｎ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるので、導通損失を極力低減しつつ耐圧を確保するために、ドリフト領域の厚みを小さく、かつ、不純物濃度を低く形成するのが一般的である。そして、例えば６００Ｖクラスのｐｎ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度が１０14ｃｍ-3程度とした場合、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時には、バイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば、数１００Ａｃｍ-2程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみである。そのため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量だけである。つまり、例えば６００Ｖクラスとして不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域２が全域空乏化した場合にも、上記ｐｎ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオード１００をユニポーラ動作をする素子で形成することで、逆回復電流を大幅に低減することができ、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
さらに、第１の実施の形態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術では、本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
この振動現象自体は、還流ダイオードが組み込まれたコンバータやインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓ（例えば、図７参照）と、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、さらには振動している電流をいち早く減衰させて振動を収束させる機構が必要となる。
しかしながら、ユニポーラ動作をするショットキーバリアダイオードのみを用いる従来技術では、逆回復電流Ｉｒの成分が多数キャリアであるため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔがほとんど制御できない。その結果、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として、大きく２つが挙げられる。
１つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないため、ｐｎ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。
もう１つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、ｐｎ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。さらに、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係があった。
これに対して、第１の実施の形態においては、還流ダイオード１００と半導体スナバ２００を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、かつ、振動現象を抑制することができる。
すなわち、第１の実施の形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ２００に形成された空乏領域からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、空乏領域からなるキャパシタ２１０の大きさと基板領域１１の抵抗２２０の大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。
１つ目は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｄのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
２つ目は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
さらに３つ目は、半導体スナバ２００に流れた電流を基板領域１１の抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができることである。
このように、第１の実施の形態に係る半導体装置においては、過渡損失ならびに導通損失を低減する還流ダイオード１００による性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００を用いることで解決することができる。
一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成した半導体スナバ２００は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。
つまり、コンバータやインバータ等の電力変換装置に一般的に用いられてきたシリコンからなるｐｎ接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難である。したがって、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を、電力変換装置の半導体パッケージの内側、もしくは外側のメイン電流が流れる経路に配置しなければならない。
その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、かつ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、ｐｎ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化する。上記の例では、ユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度がさらに大きくなったり、また耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアはさらに増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。また、抵抗Ｒに関しても消費すべき電力が１００倍となるため、体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。
第１の実施の形態においては、還流ダイオード１００に流れる過渡電流が高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、第１の実施の形態においては、過渡損失と導通損失を低減し、かつ振動現象を抑制することができることに加えて、従来技術にはない新たな効果を更に得ることができる。
１つは、ユニポーラ動作をする還流ダイオード１００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオード１００の動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なｐｎ接合ダイオードとの組み合わせでは得られない効果である。
もう1つは、図３に示すように、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００の直近に低インダクタンスで実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオード１００に流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、第１の実施の形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装されていることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
さらに、第１の実施の形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を作製することができる。そのため、第１の実施の形態に係る半導体装置によれば、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
また、半導体スナバ２００の抵抗成分を半導体基体で形成し、図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高く、より小型化が実現可能である。
また、第１の実施の形態で一例としてあげたように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、上記した第１の実施の形態の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギが消費されないため、振動現象がより顕著となる性質を有しているからである。
例えば、還流ダイオード１００としてシリコンからなるショットキーバリアダイオードを用いた場合には、第１の実施の形態の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギを消費し減衰しやすい。このことから、還流ダイオード１００を炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
なお、第１の実施の形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
以上、第１の実施の形態の一例として、図１、及び図３〜図５をベースとして基本的な動作を説明してきたが、半導体スナバ２００としては、図１で示した単純なＲＣスナバ回路以外にも、例えば図９に示すように、抵抗２２０に並列に接続するようにダイオード２３０を有する構成であってもよい。これは、キャパシタ２１０及び抵抗２２０を含むように構成された半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。
また、図３には半導体装置の実装形態の一例として、セラミック基板等の絶縁基板５００を用いた半導体パッケージを示している。しかしながら、図１０に示すように、支持基材及びカソード端子として用いる金属基材４２０とアノード端子ピン３４０とを上面に有するモールド樹脂５１０からなる、所謂モールドパッケージ型の実装形態を用いてもよく、他の実装形態を用いてもよい。
また、第１の実施の形態においては、還流ダイオード１００と半導体スナバ２００がそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてもよい。また、図３及び図１０に示したように、カソード端子側の裏面電極４、１４を半田等で実装し、アノード端子側は金属配線３２０、３３０により配線しているが、カソード端子側及びアノード端子側の両面を半田等で実装する方式としてもよい。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２２０の放熱性が増すため、より高密度に実装することができる。
また、第１の実施の形態の説明においては、半導体スナバ２００一例として図５に示した構造を用いているが、半導体スナバ２００の構造は限定されない。図１１及び図１２に示すように、キャパシタ２１０となる空乏容量を別の構成で形成していてもよい。また、図１３に示すように、漏れ電流防止領域１２の代わりに別の逆阻止接合を用いてもよい。
図１１に示すように、図５で示した反対導電型領域１５の代わりに、基板領域１１にキャパシタ２１０として機能する空乏層を形成する他の構成として、例えば基板領域１１とショットキー接合を形成する金属材料を用いた表面電極１３を形成する方法を用いることができる。また、ショットキー接合以外にも、異種半導体とのヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも図５に示した半導体スナバ２００と同様の効果を得ることができる。
また、図１２に示すように、図１１に示したショットキー接合による空乏層容量と、例えばシリコン酸化膜（ＳｉＯ2）からなる誘電領域１１２による誘電容量とを並列に接続した構成のキャパシタ２１０を用いてもよい。この場合においても、図５に示した半導体スナバ２００と同様の効果を得ることができる。
また、図１３に示すように、図５で示したｐ型の漏れ電流防止領域１２の代わりに、ショットキー接合を形成する金属電極からなる裏面電極１４を基板領域１１の裏面に形成してもよい。この場合、逆阻止型ダイオード２２２として、裏面電極１４と基板領域１１とのショットキーバリアダイオードが用いられる。なお、逆阻止型ダイオードとしては、ｐｎ接合ダイオード、ショットキーバリアダイオード以外にもヘテロ接合ダイオードを用いてもよい。いずれのダイオードを用いても、順バイアス状態における漏れ電流を低減することができる。
なお、上述のように、キャパシタ２１０として、反対導電型領域１５と基板領域１１とのｐｎ接合で形成される空乏層容量を用いている。基板領域１１として、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）等を用いることができる。例えば、高温動作が可能な炭化珪素等の半導体材料を用いれば、耐熱性能に制限のあるシリコン酸化膜等の誘電材料を用いずに、耐熱性の高い半導体材料のみでキャパシタ容量を構成できるので、高温での用途が広がる。また、過渡電流による劣化が比較的少ないため、長期信頼性の点で有利である。
また、半導体スナバ２００には、順バイアス時のキャパシタ２１０における漏れ電流を低減するように逆阻止型ダイオード２２２を形成することが望ましい。キャパシタ２１０や逆阻止型ダイオード２２２には、どのような接合を用いてもよく、どのような領域の組み合わせで構成してもよい。
また、図１４及び図１５はそれぞれ、スナバ回路に用いるキャパシタ容量Ｃの大きさと振動現象の抑制効果との関係、及びキャパシタ容量Ｃの大きさとキャパシタに流れる過渡電流による損失の増加しろとの関係について、回路シミュレータを用いて計算した結果の一例である。スナバ回路の振動低減は、スナバ回路中の寄生インダクタンスＬｓ、還流ダイオードのキャパシタ容量Ｃ０、還流ダイオードに並列接続されたスナバ回路のキャパシタ容量Ｃ、及び抵抗Ｒで構成された簡単な等価回路で計算できる。例えば、本計算では、等価回路中の寄生インダクタンスＬｓを９９ｎＨ、抵抗Ｒを４０Ωに固定して、容量比Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードのキャパシタ容量Ｃ０は、例えば１５０ｐＦとした。
図１５の左軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示している。図１４及び図１５に示すように、Ｃ/Ｃ０の値が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。このように、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。
また、図１５の右軸は、過渡損失の増加しろとして、過渡電流によりスナバ回路に形成するキャパシタ容量Ｃに発生する損失Ｅと、還流ダイオードに流れる過渡電流で発生する損失Ｅ０との比Ｅ／Ｅ０を示している。損失Ｅは、過渡動作時にキャパシタ容量Ｃの大きさに比例する過渡電流により発生する。したがって、図１５に示すように、過渡損失の増加しろＥ／Ｅ０を低減するためには、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
このように、第１の実施の形態で用いるスナバ回路である半導体スナバ２００のキャパシタ２１０の容量Ｃの大きさは、還流ダイオード１００の遮断状態におけるキャパシタ成分の容量の大きさに比べて、1／１０倍以上、１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第１の実施の形態で説明したどの実施例においても得ることができる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置について、図１６〜図１８、図４、及び図５を用いて説明する。第２の実施の形態においては、第１の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図１６は図１に対応する第２の実施の形態を説明する回路図、図１７は図３に対応する図１６の回路図の一例として具体化した半導体チップの実装図、図１８、図４並びに図５は図１７の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。
図１６に示すように、第２の実施の形態に係る半導体装置は、図１に示したユニポーラ動作もしくはユニポーラ動作と同等の動作をする還流ダイオード１００、キャパシタ２１０と抵抗２２０を含むように構成された半導体スナバ２００、及びスイッチング素子６００を備える。還流ダイオード１００及び半導体スナバ２００は、それぞれスイッチング素子６００のエミッタ端子３０１及びコレクタ端子４０１に並列に接続される。
第２の実施の形態では、一例として、還流ダイオード１００、半導体スナバ２００、及びスイッチング素子６００をそれぞれ別の半導体チップとして形成した場合について説明する。半導体スナバ２００の構成並びに還流ダイオード１００は、例えば第１の実施の形態と同じ構成とした場合について説明する。スイッチング素子６００に関しては、例えばシリコンを半導体基体材料としたＩＧＢＴを使用した場合について説明する。なお、第２の実施の形態では、エミッタ端子３０１とコレクタ端子４０１が互いに対面するように電極形成された、いわゆる縦型のＩＧＢＴを一例として説明する。
図１７は、図１６で示した還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）、半導体スナバ２００（例えばシリコン半導体ＲＣスナバ）、及びスイッチング素子６００（例えばシリコンＩＧＢＴ）からなる半導体装置について具体的な実装を示した図である。
図１７においては、図３と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１０上には、還流ダイオード１００、半導体スナバ２００、及びスイッチング素子６００のそれぞれの半導体チップのコレクタ端子４０１側が、例えば半田やろう材等の接合材料を介して接続される。そして、還流ダイオード１００、半導体スナバ２００、及びスイッチング素子６００のそれぞれの半導体チップのエミッタ端子３０１側は、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３２０、３３０、３５０を介して、共にアノード側金属膜３１０に接続される。さらに、第２の実施の形態においては、スイッチング素子６００のゲート端子側が、金属配線７１０を介してゲート側金属膜７００に接続される。
図１８、図４及び図５には、それぞれスイッチング素子６００、還流ダイオード１００及び半導体スナバ２００を構成するそれぞれの半導体チップの断面構造の一例を示す。
図１８に示すように、スイッチング素子６００は、一例として一般的なＩＧＢＴである。例えば、シリコンを材料としたｐ+型の基板領域２１上に、ｎ型のバッファ領域２２を介して、ｎ-型のドリフト領域２３が形成された基板材料を用いた場合で説明する。基板領域２１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２３としては、例えばｎ型の不純物密度が１０13ｃｍ-3〜１０16ｃｍ-3、厚みが数１０μｍ〜数１００μｍのものを用いることができる。
なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが上記の範囲外となってもよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。第２の実施の形態では、例えば不純物密度が１０14ｃｍ-3、厚みが５０μｍで、耐圧が６００Ｖクラスのものを用いている。バッファ領域２２は、ドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。第２の実施の形態では、一例として、基板領域２１を支持基材とした場合を説明しているが、バッファ領域２２やドリフト領域２３を支持基材としてもよい。バッファ領域２２は基板領域と２１とドリフト領域２３とがパンチスルーしない構造であれば、特になくてもよい。
ドリフト領域２３中の表層部にｐ型のウェル領域２４が、またウェル領域２４中の表層部にｎ+型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばｎ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５及びウェル領域２４に接するように、例えばアルミニウム材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９が形成されている。また、基板領域２１の裏面にオーミック接続するようにコレクタ電極３０が形成されている。このように、第２の実施の形態の説明に用いるＩＧＢＴは、ゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
図４に一例として示した還流ダイオード（ここではショットキーバリアダイオード）の構成は、第１の実施の形態で説明したものと同様とする。
ただし、図５に示した半導体スナバ２００については、基本的な構成は第１の実施の形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子６００を考慮して、キャパシタ２１０の容量Ｃ及び基板領域１１による抵抗２２０の抵抗値Ｒを設定するのが望ましい。また、後述するように、還流ダイオード１００に逆回復電流が流れる場合においては、並列接続されたスイッチング素子６００は必ず遮断状態にある。したがって、半導体スナバ２００のキャパシタ容量Ｃ及び抵抗Ｒの設定は、第１の実施の形態で説明した場合と同じように、還流ダイオード１００とスイッチング素子６００の遮断時の空乏容量に応じた設定で対応可能である。
つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みとすることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることで対応可能である。また、キャパシタ２１０の容量Ｃについても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、空乏層の厚みや面積を変えることで対応可能である。第２の実施の形態においては、還流ダイオード１００並びにスイッチング素子６００が遮断状態時（高電圧印加時）にそれぞれ充電される空乏容量の和に対して、１００分の１程度から１００倍ぐらいの範囲でキャパシタ容量Ｃを選ぶことができる。十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、図１４及び図１５に示した計算結果から、キャパシタ容量Ｃは、還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和に対して、概ね１０分の１程度から１０倍程度の範囲が望ましい。第２の実施の形態においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、キャパシタ容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度とした場合で説明する。
スイッチング素子６００が並列に接続された第２の実施の形態においても、還流ダイオード１００として、例えばショットキーバリアダイオードを用いている。従来、バイポーラ動作の還流ダイオードの振動低減用のスナバ回路としては、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法が用いられている。第２の実施の形態では、還流ダイオード１００のユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、小容量で小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制している。また、第２の実施の形態において、効果的にスナバ機能を発揮させるため、第１の実施の形態と同様に、設計式Ｃ＝１／（２πｆＲ）を満たすように、小容量の半導体スナバ２００を用いて。キャパシタ容量Ｃ及び抵抗値Ｒを容易に設定することができる。
次に、第２の実施の形態に係る半導体装置の動作について、等価回路を用いて詳しく説明する。例えば、第２の実施の形態に係る半導体装置は、図１９に示すような３相交流モータＭを動かすインバータや、図２０に示すような直流モータＭを駆動するＨブリッジなどの電力エネルギの変換手段の１つとして一般的な電力変換装置に用いることができる。
例えば、図１９に示すインバータにおいては、電源電圧（＋Ｖ）（例えば、４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｅと受動素子Ｂ、及び下アームを形成する並列接続されたスイッチング素子Ｇと受動素子Ｆを、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相インバータを構成する。図１９に示した半導体装置の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図１９に示した３相のうちの１相の動作を用いて半導体装置の動作を説明する。さらに、一例として下アームのスイッチング素子Ｇがスイッチング動作をし、上アームのスイッチング素子Ｅと受動素子Ｂとが還流動作をする場合について説明する。
まず、下アームのスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。
下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるショットキーバリアダイオード（例えば、図４参照）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、受動素子Ｆの半導体スナバ２００（例えば、図５参照）においては、キャパシタ２１０として機能する空乏容量は電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の逆バイアス電圧が印加された状態では遮断状態となる。
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図１８に示したスイッチング素子６００であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、還流ダイオード１００であるショットキーバリアダイオード（例えば、図４参照）においては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、受動素子Ｂの半導体スナバ２００（例えば、図５参照）においても、キャパシタ２１０として機能する空乏容量が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。
例えば、図１９に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図４に示した還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域２中に表面電極３側から空乏層が広がる際に、電子が裏面電極４側に過渡電流として流れ、図５に示した半導体スナバ２００においては、キャパシタ２１０として働く空乏容量が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ２００のキャパシタ２１０としての空乏容量の充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。
このように、第２の実施の形態においては、受動素子Ｆの半導体スナバ２００が、受動素子Ｆの還流ダイオード１００だけでなくスイッチング素子Ｇとも並列接続することで、スイッチング素子Ｇ自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。
そして、スイッチング素子Ｇの電圧上昇後、電流は所定の速度で遮断する。このとき、第２の実施の形態で一例として図１８に示したＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子Ｇの電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図４に示した還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、受動素子Ｂの還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
また、受動素子Ｂにおいて、図５に示した半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、空乏容量に充電されていた電荷は放電され、過渡電流が流れる。しかしながら、第２の実施の形態では、キャパシタ２１０である空乏容量が還流ダイオード１００及びスイッチング素子Ｅの遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。
また、並列接続されているスイッチング素子Ｅについても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１とバッファ領域２２との間のｐｎ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子Ｅ中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタとしての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、受動素子Ｂの半導体スナバ２００およびスイッチング素子Ｅは、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行する。このとき、第２の実施の形態においては、第１の実施の形態で説明したように、受動素子Ｂの半導体スナバ２００においては、この順バイアス電圧に対して、図５に示した逆阻止機能を有する漏れ電流防止領域１２が機能する。これにより、順バイアス電圧に対して逆阻止機能を有するため、半導体スナバ２００には電流が流れず、この間損失はほとんど発生しないため、半導体スナバ２００における損失を低減し、一層の小型化が可能となる。
このように、上アームにおける受動素子Ｂの半導体スナバ２００及びスイッチング素子Ｅは遮断状態となり、受動素子Ｂの還流ダイオード１００のみが導通状態となる。
第２の実施の形態においては、還流ダイオード１００として、炭化珪素材料の半導体基体からなるショットキーバリアダイオードを用いることができる。そのため、一般的なシリコン材料からなるｐｎ接合ダイオードに比べて、ドリフト領域２の抵抗を低抵抗で形成することができるので、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。
例えば、図１９に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れてコレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図４に示した還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は表面電極３側に徐々に狭まり、裏面電極４側からドリフト領域２中に電子が過渡電流として流れる。また、図５に示した半導体スナバ２００においては、キャパシタ２１０として働く空乏容量が印加電圧の減少と共に放電されるため過渡電流が流れる。
この過渡電流は、並列するスイッチング素子Ｇに流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの受動素子Ｆの半導体スナバ２００及び還流ダイオード１００は、過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｇのみが導通状態となる。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図４に示したように、ショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給されていた電子電流は、順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
この導通状態から遮断状態に移行する際に、受動素子Ｂの還流ダイオード１００の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ並びに下アームのスイッチング素子Ｇに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオード１００で発生する逆回復電流は極力小さいほうがよい。
第２の実施の形態では、還流ダイオード１００として、炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成することができる。したがって、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
さらに、第２の実施の形態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、第２の実施の形態においては、受動素子Ｂの還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子Ｅ及び受動素子Ｂの半導体スナバ２００中の空乏容量からなるキャパシタにも同等の逆バイアス電圧が印加され、スイッチング素子Ｅ及び受動素子Ｂの半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、空乏容量からなるキャパシタ２１０の大きさと基板領域１１の抵抗Ｒ成分の大きさで決まり、自由に設計することができる。
以上、第２の実施の形態の動作を説明してきたが、この並列に接続された半導体スナバ２００の効果は３つある。
１つ目は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子Ｇのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
２つ目は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
さらに３つ目は、半導体スナバ２００に流れた電流を基板領域１１の抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができることである。
このように、第２の実施の形態においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ２００を用いることで解決することができる。
第２の実施の形態においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域２及び２３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
１つは、ユニポーラ動作をする還流ダイオード１００及びスイッチング素子６００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードである還流ダイオード１００の逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード１００及びスイッチング素子６００に空乏層が生じた際に発生する過剰キャリアのみである。したがって、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れる。また同様の理由で、還流ダイオード１００の動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なｐｎ接合ダイオードとの組み合わせでは得られない効果である。
もう1つは、図１７に示すように、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで半導体スナバ２００を実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００及びスイッチング素子６００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、第２の実施の形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタＣとメタルクラッド抵抗などからなる抵抗Ｒとを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗Ｒにより振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
さらに、第２の実施の形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができる。そのため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
また、第１の実施の形態と同様に、半導体スナバ２００の抵抗成分を半導体基体で形成し、図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
また、第２の実施の形態で例示したように、還流ダイオード１００として、炭化珪素からなるショットキーバリアダイオードを用いることで、上記した第２の実施の形態の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオード１００を炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
なお、第２の実施の形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
また、第２の実施の形態においても、半導体スナバ２００として、第１の実施の形態と同様に、図９に示したように、抵抗２２０に並列に接続するようにダイオード２３０を有する構成であってもよい。これは、キャパシタ２１０と抵抗２２０を含むように構成された半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。
また、実装形態についても、第１の実施の形態と同様に、図１０に示した所謂モールドパッケージ型の実装形態を用いてもよく、他の実装形態をとっていてもよい。また、第２の実施の形態においては、還流ダイオード１００、半導体スナバ２００及びスイッチング素子６００は、それぞれ１チップずつの場合を示しているが、どれか一つ又は二つ、あるいは全てを複数のチップで構成してもよい。また、第１の実施の形態で述べたように、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としてもよい。両面を半田等で実装することで冷却性能が向上する。その結果、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２２０の放熱性が増し、より高密度に実装することができる。
また、第２の実施の形態を説明するに当たって、半導体スナバ２００の一例として、図５に示した構造を用いて説明していた。しかし、第１の実施の形態と同様に、図１１〜図１３に示した構造の半導体スナバ２００を用いてもよい。いずれの構造の半導体スナバ２００であっても、第２の実施の形態で説明したのと同様の動作をし、同様の効果を得ることができる。
また、第１の実施の形態において、図１４及び図１５を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃと、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０との比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
このように、第２の実施の形態で用いるスナバ回路のキャパシタ２１０の容量Ｃの大きさは、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1０分の１倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施の形態で説明したどの実施例においても得ることができる。
（第３の実施の形態）
本発明の第３の実施の形態においては、第２の実施の形態で説明した還流ダイオード１００、半導体スナバ２００、及びスイッチング素子６００が並列接続した構成において、還流ダイオード１００及びスイッチング素子６００が、それぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。図２１は、図４とは異なる構成の還流ダイオード１００の一例を示し、図２２は、図１８とは異なる構成のスイッチング素子６００の一例を示す。第３の実施の形態においても、第１もしくは第２の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図２１に示すように、第３の実施の形態に係る還流ダイオード１００は、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域４１上にｎ-型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、例えばｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。
なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが上記の範囲外となってももちろんよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。第３の実施の形態では例えば不純物密度が１０16ｃｍ-3、厚みが５μｍで、耐圧が６００Ｖクラスのものを用いている。
また、第３の実施の形態では、半導体基体が、基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、第３の実施の形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギ障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギ障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてｐ型ヘテロ半導体領域４３で不純物密度が１０19ｃｍ-3、厚みが０．５μｍとした場合で説明する。
また、第３の実施の形態においては、ヘテロ半導体領域４３の表面に接するように表面電極４４が、基板領域４１の裏面に接するように裏面電極４５がそれぞれ形成されている。表面電極４４はアノード端子３００として外部電極との接続をするために、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などの金属材料を用いて多層の構造としてもよい。一方、裏面電極４５は基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としては、ニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はカソード端子４００として外部電極と接続をするために、最表面にアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）などを用いて多層の構造としてもよい。このように、図２１に示す還流ダイオード１００は、表面電極４４がアノード電極、裏面電極４５がカソード電極とした縦型のダイオードとして機能する。
一方、図２２に示すように、スイッチング素子６００は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図２２中、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域５１上にｎ-型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、例えばｎ型の不純物密度が１０14ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。
なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが上記の範囲外となってももちろんよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。第３の実施の形態では例えば不純物密度が２×１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いている。第３の実施の形態では一例として、基板領域５１を支持基材とした場合を説明しているが、ドリフト領域５２を支持基材としてもよい。
ドリフト領域５２中の表層部にｐ型のウェル領域５３が、さらにウェル領域５３中の表層部にｎ+型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、例えばｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するように例えばアルミニウム材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜５８が形成されている。また、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、本説明で用いるＭＯＳＦＥＴはゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
第３の実施の形態においても、図２１で示した還流ダイオード１００と図２２で示したスイッチング素子６００とを、図５で示した半導体スナバ２００と共に並列接続して使用する。スナバ機能を効果的に発揮するためには、還流ダイオード１００とスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮した空乏容量によるキャパシタ２１０の設定と、基板領域１１による抵抗２２０の設定をすることが望ましい。第１及び第２の実施の形態と同様に、第３の実施の形態においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、キャパシタＣの容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度とした場合で説明する。
次に、第３の実施の形態の動作について、第２の実施の形態と同様に、例えば図１９に示すインバータの動作に対応させて詳しく説明する。
まず、図１９中のスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。
下アームの導通状態にあるスイッチング素子Ｇは、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施の形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さくかつ不純物濃度を大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。
また、下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるヘテロ接合ダイオード（図２１）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧として印加されるためである。また、図５に示す半導体スナバ２００においては、キャパシタ２１０として機能する空乏容量が電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２２に示すスイッチング素子ＥであるＭＯＳＦＥＴについては、ソース端子３０２とドレイン端子４０２間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのｐｎ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図２１に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また、図５に示す半導体スナバ２００においても、キャパシタ２１０として機能する空乏容量が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードで構成されている従来技術と同様の機能を有する。
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。
例えば、図１９に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図２１に示した還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れ、図５に示す半導体スナバ２００においては、キャパシタ２１０として働く空乏容量が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ２００のキャパシタ２１０としての空乏容量の充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。
このように、第３の実施の形態においては、受動素子Ｆの半導体スナバ２００が、受動素子Ｆの還流ダイオード１００だけでなくスイッチング素子Ｇとも並列接続することで、スイッチング素子Ｇ自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
そして、第３の実施の形態において、スイッチング素子Ｇの一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２の実施の形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子Ｇが炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子Ｇ自体のターンオフ時に振動現象が生じやすく、さらに抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、第３の実施の形態においては、並列に半導体スナバ２００が形成されているため、効果的に振動現象を緩和することができる。
すなわち、第３の実施の形態においては、スイッチング素子Ｇの電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ２００中の空乏容量からなるキャパシタ２１０にも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタ２１０及び抵抗２２０によって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１１の抵抗Ｒ成分で寄生インダクタンスＬｓで生じたエネルギを消費するため、振動現象を素早く収束することができる。このことから、第３の実施の形態のように、スイッチング素子Ｇがユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。また、スイッチング素子Ｇがより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、第３の実施の形態においては、スイッチング素子Ｇにおいても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、さらに高い効果を引き出すことができる。
そして、スイッチング素子Ｇの電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図２１に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼ裏面電極４５側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２の実施の形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まるため、所定の耐圧を得るために、ドリフト領域２の不純物濃度や厚みが制限される。これに対して、第３の実施の形態においては、ヘテロ障壁をヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
また、図５に示す半導体スナバ２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、空乏容量に充電されていた電荷が過渡電流として放電される。第３の実施の形態では、受動素子Ｂのキャパシタ２１０としての空乏容量が還流ダイオード１００及びスイッチング素子Ｅに形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。受動素子Ｂの半導体スナバ２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。また、並列接続されているスイッチング素子Ｅについても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のｐｎ接合が順バイアス状態となるものの内蔵電位が２〜３Ｖと大きいことからオフ状態を維持する。
ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子Ｅ中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ２００及びスイッチング素子Ｅは、過渡電流が流れた後は定常状態に移行するのである。
また、第３の実施の形態においても、第１及び２の実施の形態でも説明したように、半導体スナバ２００の基板領域１１の裏面電極１４側の表層部に形成された漏れ電流防止領域１２が、順バイアス状態において、逆阻止型のダイオードとして漏れ電流の発生を防止することができる。このため、受動素子Ｂの半導体スナバ２００には電流が流れず、この間損失はほとんど発生しないため、半導体スナバ２００における損失を低減し、一層の小型化・低損失化が可能となる。
このように、半導体スナバ２００における電流は遮断されるため、受動素子Ｂの還流ダイオード１００のみが導通状態となる。
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。
例えば、図１９に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオンするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図２１に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層はヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。また、図５に示す半導体スナバ２００においては、キャパシタ２１０として働く空乏容量が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子Ｇに流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子Ｇのみが導通状態となる。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図２１に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、裏面電極４５側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、さらにヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
第３の実施の形態では、第１及び第２の実施の形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたｐｎ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
さらに、第３の実施の形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ２００を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、第３の実施の形態においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子Ｅ及び受動素子Ｂの半導体スナバ２００中の空乏容量からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子Ｅ及び受動素子Ｂの半導体スナバ２００中にも相応の過渡電流が流れ始める。
第３の実施の形態においては、キャパシタ２１０の大きさを、還流ダイオード１００及びスイッチング素子Ｅに流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｇのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。さらに、受動素子Ｂにおいて、半導体スナバ２００に流れる電流を基板領域１１の抵抗２２０成分で消費するため、寄生インダクタンスＬｓで生じたエネルギを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２の実施の形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００で解決することができる。
このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、さらに高い効果を引き出すことができる。
第３の実施の形態においても、受動素子Ｂの還流ダイオード１００及びスイッチング素子Ｅに流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ２００で形成しているところが従来技術と異なる点である。
また、第３の実施の形態において、スイッチング素子Ｅもユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子Ｅがターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
このように、スイッチング素子６００は、ＭＯＳＦＥＴ以外にも、例えば図２３及び図２４に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
図２３では、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域６１上にｎ-型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、例えばｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギ障壁が存在している。ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域６１にはドレイン電極６８が接続するように形成されている。なお、ゲート電極６５とソース電極６６を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。
次に、図２３のスイッチング素子６００の動作について説明する。図２３のスイッチング素子６００においても、ＭＯＳＦＥＴと同様に、ソース電極６６を接地しドレイン電極６８に正電位が印加されるようにして使用する。
まず、ゲート電極６５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギ障壁が形成されているためである。
次に、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギ障壁が急峻になり、エネルギ障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図２３に示すスイッチング素子６００においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギ障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ２００によって導通損失と過渡損失をさらに高いレベルで両立することができる。
次に、図２３に示したスイッチング素子６００において、導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギ障壁中のトンネリングが止まる。そして、ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、さらにドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
また、図２３のスイッチング素子においては、例えばソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。
例えば、ソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６８に所定の正電位が印加されると、伝導電子に対するエネルギ障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。
このように、図２３のスイッチング素子においては、ユニポーラ型の還流ダイオードとしても使用ができるため、例えば、還流ダイオード１００を図２３のスイッチング素子で共用することができる。すなわち、図２３に示すスイッチング素子６００と同じ構造の還流ダイオード１００を別チップで形成してもよい。また、還流ダイオード１００とスイッチング素子６００を１チップ化して、半導体パッケージを小型化することもできる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ２１０の容量も小さくすることができる。つまり、小型で低コストで振動現象を抑制することができる。
以上、図２３に示したスイッチング素子６００においては、一例としてヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でもかまわない。また、一例として、ドリフト領域６２としてｎ型の炭化珪素を、ヘテロ半導体領域６３としてｐ型の多結晶シリコンを用いて説明しているが、それぞれｎ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｐ型の多結晶シリコン、ｐ型の炭化珪素とｎ型の多結晶シリコンの如何なる組み合わせでもよい。
次に、図２４には、スイッチング素子６００として、接合型電界効果トランジスタ（ＪＦＥＴ）を用いた場合について説明する。
図２４において、例えば炭化珪素のポリタイプが４Ｈタイプのｎ+型である基板領域７１上にｎ-型のドリフト領域７２が形成され、ｎ+型のソース領域７４とｐ型のゲート領域７３が形成されており、ゲート領域７３はゲート電極７５に接続されており、ソース領域７４はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。なお、７７は層間絶縁膜である。
図２４のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。さらに、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では、例えば２００℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、ＪＦＥＴを用いることで、使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ２００においても、例えば図１１及び図１３に示したように、キャパシタ２１０としてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。
このように、スイッチング素子６００についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。
例えば、図２５に示すように、還流ダイオードとして、ｐｎ接合ダイオードの構造を用いてもよい。導通時には、ｐ型領域から小数キャリアからなる過剰キャリアが注入される。金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ユニポーラ動作と同等の動作を実現することができ、上述の効果を同じように得ることができる。
例えば、図２５に示すｐｎ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図２５に示すように、還流ダイオード１００は、例えばシリコンからなるｎ+型の基板領域８１上にｎ−型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１としては、例えば抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、例えばｎ型の不純物密度が１０13ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１００μｍのものを用いることができる。第３の実施の形態では例えば不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。
なお、第３の実施の形態では、半導体基体が、基板領域８１とドリフト領域８２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、第３の実施の形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
ドリフト領域８２の基板領域８１との接合面に対向する主面に接するようにｐ型の反対導電型領域８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図２４で示した還流ダイオードはｐｎ接合のみで形成されているが、例えば、一部がショットキーダイオードとして働くように構成されていてもよいし、他の構成含んでいてもよい。
図２５に示すｐｎ接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、例えば導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
しかしながら、少数キャリアのライフタイムを制御したｐｎ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図２５に示すダイオードに流れる過渡電流は、図４などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ２００が無い状態だと振動現象が生じる。しかし、第３の実施の形態のように、半導体スナバ２００を並列接続することで、低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として第３の実施の形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば、炭化珪素からなるｐｎ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってｐ型領域を形成した場合などのように、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でｐｎ接合ダイオードを逆回復動作させる場合にも振動現象を抑制する効果を得ることができる。
このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという効果を得ることができる。
なお、図２５に示した還流ダイオード１００は、第１の実施の形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード１００と半導体スナバ２００のみの並列接続としてもよい。
さらに、第３に実施の形態においては、第２の実施の形態で説明した還流ダイオード１００とスイッチング素子６００が共に異なる組み合わせで説明してきたが、還流ダイオード１００とスイッチング素子６００の組み合わせはどれを組み合わせてもよい。すなわち、例えば還流ダイオード１００は第２の実施の形態で説明したショットキーバリアダイオードを用いて、スイッチング素子６００は第３に実施の形態で説明したＭＯＳＦＥＴを組み合わせてもよい。また、還流ダイオード１００とスイッチング素子６００とを同一チップ上に形成していてもよい。また、半導体スナバ２００の構造についても、図５以外の構成についても組み合わせることが可能であり、いずれの構造についても、第１の実施の形態で示したのと同様の動作をし、同様の効果を得ることができる。
また、第１の実施の形態で、図１４及び図１５を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃと、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０との比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
このように、第３の実施の形態で用いるスナバ回路のキャパシタ２１０の容量Ｃの大きさは、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第３の実施の形態で説明したどの実施例においても得ることができる。
（第４の実施の形態）
本発明の第４の実施の形態においては、第１〜第３の実施の形態で説明した図１もしくは図１６に示した等価回路において、半導体スナバ２００が、還流ダイオード１００もしくはスイッチング素子６００のいずれかもしくは両方と共に１つのチップ上に形成された場合について例示する。ここでは、第２の実施の形態で示したスイッチング素子６００がＩＧＢＴで構成された場合において、半導体スナバ２００と１チップ化した場合について説明する。
図２６は、図１７に対応する半導体チップの実装図である。図２７は、図２６の実装に用いられている半導体チップの断面構造図の一例である。つまり、図２７に示す断面構造図においては、スイッチング素子６００と半導体スナバ２００とが形成されている。第４の実施の形態においては、第２の実施の形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図２６に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵スイッチング素子９００のコレクタ端子４０１側が、還流ダイオード１００のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵スイッチング素子９００の半導体チップのエミッタ端子３０１側は、還流ダイオード１００のアノード端子と共に、例えばアルミニウムワイヤやアルミニウムリボンなどの金属配線３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。
また半導体スナバ内蔵スイッチング素子９００を構成する半導体チップの断面構造を示したのが図２７に示す断面構造図である。
図２７に示すように、半導体スナバ内蔵スイッチング素子９００は、右側破線の右側に形成されるスイッチング素子６００の部分と、左側破線の左側に形成される半導体スナバ２００の部分で構成されている。
まず、スイッチング素子６００の部分は、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたｐ+型の基板領域２１上に、ｎ型のバッファ領域２２を介して、ｎ-型のドリフト領域２３が形成された基板材料で構成されている。ドリフト領域２３中の表層部にｐ型のウェル領域２４が、さらにウェル領域２４中の表層部にｎ+型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばｎ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５並びにウェル領域２４に接するように例えばアルミニウム材料からなるエミッタ電極２８が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
次に、図２７に示した半導体スナバ内蔵スイッチング素子９００の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。半導体スナバ内蔵スイッチング素子９００において、スイッチング素子６００の外周端部の所定領域に接するように、ドリフト領域２３の表層部にはドリフト領域２３と反対導電型のｐ型の反対導電型領域９２が形成されている。また、反対導電型領域９２上には、例えばｎ型の多結晶シリコンからなる抵抗領域３３が形成されている。そして、抵抗領域３３に接するように表面電極２８ａが形成されている。表面電極２８ａは、スイッチング素子６００のエミッタ端子３０１と同電位となっている。
第４の実施の形態に係る半導体スナバ２００では、ドリフト領域２３及び抵抗領域３３が抵抗Ｒとして機能し、ｐ型の反対導電型領域９２とｎ型ドリフト領域２３とのｐｎ接合に逆バイアスが印加された際に形成される空乏層がキャパシタＣとして機能する構成となっている。抵抗領域３３は必要な抵抗値の大きさに応じて、不純物濃度や厚みを変えることができる。
また、空乏層によって形成される空乏容量についても、半導体スナバ２００に必要な耐圧並びに必要なキャパシタ２１０の容量Ｃの大きさに応じて、厚みや面積を決めることができる。半導体スナバ２００の耐圧については、スイッチング素子６００の耐圧よりも高いことが望ましい。また、キャパシタ２１０の容量Ｃについては、同一チップ上のスイッチング素子６００とともに並列に接続される還流ダイオード１００がそれぞれ遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができる。十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、図１４及び図１５に示した計算結果から、キャパシタ２１０の容量Ｃは、概ね１０分の１程度から１０倍程度の範囲が望ましい。
第４の実施の形態においては、例えばスイッチング素子６００の耐圧よりも高くなるように、キャパシタ２１０の容量Ｃがスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
また、抵抗領域３３の抵抗Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
さらに、第４の実施の形態においては、ｐ型の反対導電型領域９２とｎ型ドリフト領域２３とのｐｎ接合に対してドリフト領域２３を挟んで対向するように、ｐ型の基板領域２１とｎ型のバッファ領域２２により形成される逆阻止型のｐｎ接合がドリフト領域２３のコレクタ電極側に形成されている。
このように、1チップにスイッチング素子６００と半導体スナバ２００が形成された場合にも、第１あるいは第２の実施の形態で説明した動作及び効果を得ることができる。
さらに、第４の実施の形態においては、スイッチング素子６００と半導体スナバ２００が支持基体としての基板領域２１、バッファ領域２２、及びドリフト領域２３を共用し、かつ、電極材としてエミッタ電極２８及びコレクタ電極３０を共用している。さらに、スイッチング素子６００のウェル領域２４に対応して形成された反対導電型領域９２は、キャパシタ２１０として機能させることができる。また、スイッチング素子６００のゲート電極２７に対応して形成された多結晶シリコン膜の抵抗領域３３は、抵抗２２０の一部として機能させることができる。さらに、スイッチング素子６００の基板領域２１は、半導体スナバ２００の漏れ電流防止領域として共用して形成可能であり、同時に形成することができる。
このように、スイッチング素子６００及び半導体スナバ２００の各部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。
また、スイッチング素子６００のエミッタ電極２８と半導体スナバ２００の表面電極２８ａが共通の電極となる。したがって、図１７に示した金属配線３５０、３３０で接続される第２の実施の形態に比べて、金属配線を低減することができ、配線等に生じる寄生インダクタンスをさらに低減することができる。その結果、並列接続している還流ダイオード１００の逆回復時における振動現象をさらに低減することができる。
さらに、第４の実施の形態に係る半導体装置を、例えば図１９に示すようなインバータ回路に用いた場合には、スイッチング素子６００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第２の実施の形態から第３の実施の形態を通して説明してきたように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏容量並びに半導体スナバ２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費し抵抗Ｒ成分で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、それに並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このことから、１チップ化することによって、逆回復時に半導体スナバ２００の部分が発熱している際にはスイッチング素子６００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、1チップ化することによって、発熱による抵抗領域３３の高集積化が期待できる。
以上のように、第４の実施の形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
なお、図２６及び図２７では、半導体スナバ２００と１チップ化されたスイッチング素子６００がＩＧＢＴの場合を説明してきたが、限定されない。例えば、半導体スナバ２００は、第１〜第３の実施の形態で説明したさまざまな還流ダイオード１００やスイッチング素子６００と１チップ化することができる。
また、スイッチング素子６００と半導体スナバ２００とを１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ２００の抵抗成分としては、例えば多結晶シリコンからなる抵抗領域３３以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ２００のキャパシタ容量成分としても、ｐｎ接合以外にも、例えばショットキー接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成としてもよい。
更に、例えばショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スイッチング素子６００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ２００と共に１チップ化してもよい。いずれの構成においても、振動現象をさらに抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストの半導体装置を実現することができる。
また、第１の実施の形態において、図１４及び図１５を用いて説明したのと同様に、スナバ回路に用いるキャパシタ容量Ｃと、遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０との比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。
このように、第４の実施の形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第４の実施の形態で説明したどの実施例においても得ることができる。
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
本発明の第１〜第４の実施の形態においては、半導体スナバ２００は、少なくとも還流ダイオード１００と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。また、還流ダイオード１００、スイッチング素子６００、及び半導体スナバ２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、スイッチング素子６００及び還流ダイオード１００のドリフト領域としてｎ型の場合で説明してきたが、ｐ型で構成されていてももちろんよい。
また、本発明の半導体装置を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータなどを一例として説明してきたが、図２０に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いてもよい。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。
さらに、交流電源を直流電源には変換せずに、そのまま交流電圧に変換する、マトリックスコンバータなどにも適用可能である。図２８に示すように、マトリックスコンバータは、電源に接続された３相交流の入力端子Ｒ、Ｓ、Ｔと、３行３列に配列された双方向スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４，ＳＷ５，ＳＷ６、ＳＷ７，ＳＷ８、ＳＷ９と、モータＭに接続された３相交流の出力端子Ｕ、Ｖ、Ｗを備える。双方向スイッチＳＷ１〜ＳＷ３は入力端子Ｒに、双方向スイッチＳＷ４〜６は入力端子Ｓに、双方向スイッチＳＷ７〜ＳＷ９は入力端子Ｔに、それぞれ接続される。また、双方向スイッチＳＷ１、ＳＷ４、ＳＷ７は出力端子Ｕに、双方向スイッチＳＷ２、ＳＷ５、ＳＷ８は出力端子Ｖに、双方向スイッチＳＷ３、ＳＷ６、ＳＷ９は出力端子Ｗに、それぞれ接続される。マトリックスコンバータでは、入力電圧が正負両極を有しているため、使用する半導体装置としては双方向に耐圧を保持する機能が必要となる。
図２９中に一例として示すように、スイッチ回路Ｈ及びスイッチ回路Ｉに含まれるスイッチング素子６００及び還流ダイオード１００は、それぞれ互いに極性が反転して接続される構成となっている。また、マトリクスコンバータでは印加される電圧の極性に応じて直列接続されたダイオードとスイッチング素子を介して電流を流すことになるので、半導体スナバ２００としては、図２９に示すように、双方向スイッチＳＷに含まれるスイッチ回路Ｈ、Ｉを合わせて少なくとも１つあればよい。このとき、図５に示した漏れ電流防止領域１２を反対導電型領域１５と対向するように形成し、同程度の空乏容量を持つように同様の条件で形成することによって、印加される電圧がどちらの極性であっても、半導体スナバ２００が最適に作動し、振動現象を抑制することができる。
以上、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、さらには、低温および高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
１、１１、２１、４１、５１、６１、７１、８１…基板領域
２、２３、４２、５２、６２、７２、８２…ドリフト領域
３、１３、２８ａ、４４、８４…表面電極
４、１４、４５、８５…裏面電極
１２…電流防止領域
１５、８３、９２…反対導電型領域
２２…バッファ領域
２４、５３…ウェル領域
２５…エミッタ領域
２６、５５、６４…ゲート絶縁膜
２７、５６、６５、７５…ゲート電極
２８…エミッタ電極
２９、５８、６７…層間絶縁膜
３０…コレクタ電極
３３…抵抗領域
４３、６３…ヘテロ半導体領域
５４、６６、７４…ソース領域
５７、７６…ソース電極
５９、６８、７８…ドレイン電極
７３…ゲート領域
１００…還流ダイオード
１１２…誘電領域
２００…半導体スナバ
２１０…キャパシタ
２２０…抵抗
２２２…逆阻止型ダイオード
２３０…ダイオード
３００…アノード端子
３０１…エミッタ端子
３０２…ソース端子
３１０…アノード側金属膜
３２０…金属配線
３４０…アノード端子ピン
３５０…金属配線
４００…カソード端子
４０１…コレクタ端子
４０２…ドレイン端子
４１０…カソード側金属膜
４２０…金属基材
５００…絶縁基板
５１０…モールド樹脂
６００…スイッチング素子
７００…ゲート側金属膜
７１０…金属配線
９００…半導体スナバ内蔵スイッチング素子

Claims (12)

  1. ユニポーラ動作をする還流ダイオードと、前記還流ダイオードに並列接続され、半導体基板領域を含む半導体スナバとを備え、前記半導体スナバが、
    前記基板領域の一端側に形成されるキャパシタと、
    前記基板領域の一部を含む抵抗と、
    前記還流ダイオードの順バイアスに対して逆阻止状態となるように、前記基板領域の少なくとも一部に形成された逆阻止型ダイオード
    とを含むことを特徴とする半導体装置。
  2. 前記還流ダイオードの逆バイアス時に、前記キャパシタが、少なくとも前記基板領域の一端側に形成された空乏領域を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記空乏領域が、ｐｎ接合、ショットキー接合、及びヘテロ接合のいずれかの接合部に形成されることを特徴とする請求項２に記載の半導体装置。
  4. 前記逆阻止型ダイオードが、ｐｎ接合ダイオード、ショットキー接合ダイオード、ヘテロ接合ダイオードのいずれかであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記逆阻止型ダイオードが、前記基板領域の他端側に形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記逆阻止型ダイオードが、前記空乏領域と同等の逆バイアス電圧が印加された際に、前記空乏領域と同等の空乏容量を有することを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
  7. 前記キャパシタが、前記還流ダイオードが遮断状態に有する容量に対して、１／１０倍から１０倍の範囲の容量値を有することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記還流ダイオードに並列接続されたスイッチング素子をさらに備えることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  9. 前記キャパシタが、前記還流ダイオードとスイッチング素子が遮断状態に有する容量の総和に対して、１／１０倍から１０倍の範囲の容量値を有することを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体スナバと前記スイッチング素子が同一チップ内に形成されていることを特徴とする請求項８又は９に記載の半導体装置。
  11. 前記スイッチング素子が、絶縁ゲートバイポーラトランジスタであり、前記キャパシタが前記スイッチング素子のドリフト領域に対応する半導体領域の一部に形成される空乏層を含むことを特徴とする請求項１０に記載の半導体装置。
  12. 前記逆阻止型ダイオードが、前記スイッチング素子のコレクタ領域のｐｎ接合の一部に形成されたダイオードであることを特徴とする請求項１１に記載の半導体装置。
JP2009046347A 2009-02-27 2009-02-27 半導体装置 Active JP5444758B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009046347A JP5444758B2 (ja) 2009-02-27 2009-02-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009046347A JP5444758B2 (ja) 2009-02-27 2009-02-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2010205758A JP2010205758A (ja) 2010-09-16
JP5444758B2 true JP5444758B2 (ja) 2014-03-19

Family

ID=42967013

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009046347A Active JP5444758B2 (ja) 2009-02-27 2009-02-27 半導体装置

Country Status (1)

Country Link
JP (1) JP5444758B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6268298B2 (ja) * 2014-08-26 2018-01-24 株式会社日立製作所 ４ｈ−ＳｉＣ絶縁ゲートバイポーラトランジスタおよびその製造方法
JP7138596B2 (ja) * 2019-05-21 2022-09-16 三菱電機株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02112285A (ja) * 1988-10-21 1990-04-24 Hitachi Ltd 伝導度変調型ｍｏｓｆｅｔ
JP3074736B2 (ja) * 1990-12-28 2000-08-07 富士電機株式会社 半導体装置
JPH09135155A (ja) * 1995-11-07 1997-05-20 Hitachi Ltd 半導体装置
US5880513A (en) * 1996-04-18 1999-03-09 Harris Corporation Asymmetric snubber resistor
JP4791704B2 (ja) * 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP2007240904A (ja) * 2006-03-09 2007-09-20 Hitachi Ltd プラズマディスプレイ装置

Also Published As

Publication number Publication date
JP2010205758A (ja) 2010-09-16

Similar Documents

Publication Publication Date Title
JP5967153B2 (ja) 半導体装置
JP5453848B2 (ja) 半導体装置及び電力変換装置
JP6407455B2 (ja) 半導体装置
JP4980126B2 (ja) フリーホイールダイオードとを有する回路装置
JP2009159184A (ja) フリーホイールダイオードとを有する回路装置、及び、ダイオードを用いた回路装置とそれを用いた電力変換器
US20080043500A1 (en) Snubber Circuit and Power Semiconductor Device Having Snubber Circuit
JP2010206012A (ja) 半導体装置
JP2006158185A (ja) 電力用半導体装置
JP2005354031A (ja) 半導体装置
WO2020026401A1 (ja) ワイドバンドギャップ半導体装置、および、電力変換装置
JP5476747B2 (ja) 半導体装置
JP5577607B2 (ja) 半導体装置及び半導体装置の製造方法
JP5487645B2 (ja) 半導体装置及び電力変換装置
JP5808516B2 (ja) 半導体装置
WO2020202430A1 (ja) 半導体装置
JP5678407B2 (ja) 半導体装置
JP5444758B2 (ja) 半導体装置
JP2007281090A (ja) ワイドギャップ複合半導体装置
JP2012156548A (ja) フリーホイールダイオードを有する回路装置
JP5572962B2 (ja) 半導体装置
JP5476737B2 (ja) 半導体装置
JP6540563B2 (ja) 半導体装置
JP5476746B2 (ja) 半導体装置
JP2014090179A (ja) フリーホイールダイオードを有する回路装置、回路モジュールおよび電力変換装置
JP5577606B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130731

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131209

R150 Certificate of patent or registration of utility model

Ref document number: 5444758

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150