JP5808516B2 - 半導体装置 - Google Patents

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Description

本発明は、還流ダイオードを有する半導体装置に関する。
従来より、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象を抑制するために、所定の大きさの容量を有するキャパシタを環流ダイオードに対し並列に接続させた半導体装置が知られている（特許文献１参照）。
特開２００４−２８１４６２号公報
従来の半導体装置によれば、電流及び電圧の振動の振幅を小さくすることはできるが、振動現象の収束時間を短縮することはできない。このため従来の半導体装置では、電流及び電圧の振動に起因するノイズによって、サージ電圧による素子の破壊，振動動作中の損失の増大、周辺回路の誤動作等の不具合が引き起こされ、安定動作の阻害要因となる可能性がある。
本発明は、上記課題に鑑みてなされたものであり、その目的は、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供することにある。
上記目的を達成するために、本発明は、還流ダイオードに並列接続されて、キャパシタ及び抵抗を有するスナバ回路を備えている。更に、スナバ回路は、キャパシタまたは抵抗に接続され、同一主面上に形成された第１電極及び第２電極を備えている。
本発明によれば、両電極の配置を変えることにより、容易に抵抗の抵抗値を変えることができるので、低損失で、かつ、逆回復動作時の電流及び電圧の振動現象の収束時間を短縮することができる。
本発明の第１実施形態を示す回路図。 本発明の第１実施形態の図１に対応する別の回路図。 本発明の第１実施形態の図１の回路図を実現する実装図。 本発明の第１実施形態の図３の実装図の部分詳細図。 本発明の第１実施形態の図３に使用される還流ダイオードの断面図。 本発明の第１実施形態の図３に使用される別の半導体スナバの断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図１の回路を用いた電力変換装置の回路図。 本発明の第１実施形態の図１の回路を用いた別の電力変換装置の回路図。 本発明の別の第１実施形態を示す回路図。 本発明の第１実施形態の図１の回路図を実現する別の実装図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図２０に対応する表面図。 本発明の第１実施形態の図２１に対応する表面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態の図２５に対応する表面図。 本発明の第１実施形態の図２５に対応する別の表面図。 本発明の第１実施形態の図２５に対応する別の表面図。 本発明の第１実施形態の図６に対応する別の断面図。 本発明の第１実施形態のキャパシタ容量に対する振動現象の計算結果。 本発明の第１実施形態のキャパシタ容量比の最適値を示す特性図。 本発明の第２実施形態を示す回路図。 本発明の第２実施形態の図３２の回路図を実現する実装図。 本発明の第２実施形態の図３３に使用されるスイッチング素子の断面図。 本発明の第２実施形態の図３２の回路を用いた電力変換装置の回路図。 本発明の第２実施形態の図３２の回路を用いた別の電力変換装置の回路図。 本発明の第３実施形態の図３３に使用される還流ダイオードの断面図。 本発明の第３実施形態の図３４に対応する別の断面図。 本発明の第３実施形態の図３４に対応する別の断面図。 本発明の第３実施形態の図３４に対応する別の断面図。 本発明の第３実施形態の図３７に対応する別の断面図。 本発明の第４実施形態の図１の回路図を実現する実装図。 本発明の第４実施形態の図４２の実装図の部分詳細図。 本発明の第４実施形態の図４２に使用される半導体スナバ内蔵還流ダイオードの断面図。 本発明の第４実施形態の図４４に対応する別の断面図。 本発明の第４実施形態の図４４に対応する別の断面図。 本発明の第４実施形態の図４４に対応する別の断面図。 本発明の第４実施形態の図４４に対応する別の断面図。 本発明の第５実施形態の図１の回路図を実現する実装図。 本発明の第５実施形態の図４９に使用される半導体スナバ内蔵スイッチング素子の断面図。 本発明の第５実施形態の図５０に対応する別の断面図。 本発明の第５実施形態の図５０に対応する別の断面図。 本発明の第５実施形態の図５０に対応する別の断面図。 本発明の他の実施形態の図３５の回路図の一部をあらわす回路図。 本発明の他の実施形態の図３５の回路図を実現する実装図。 本発明の他の実施形態の図５５に使用される半導体チップの断面図。 本発明の他の実施形態の図５５に使用される半導体チップの別の断面図。 本発明の他の実施形態の図５４の回路図を実現する半導体チップの表面図。 本発明の他の実施形態の図３５の回路図を実現する半導体チップの表面図。
（第１実施形態）
図１〜図６を用いて、本発明における半導体装置の第１実施形態を説明する。図１は本発明の第１実施形態を説明する回路図である。図２は本発明の第１実施形態を説明する別の回路図である。図３は、図１の回路図の一例として具体化した半導体チップの実装図である。図４は、図３の部分拡大図である。図５並びに図６は、図３の実装図に用いられている還流ダイオード及び半導体スナバの断面構造図である。
（半導体装置の回路構成）
図１に示すように、本実施形態の半導体装置１０は、ユニポーラ動作する還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含み、スナバ機能を有するように半導体チップで形成された半導体スナバ２００とを備えている。ここで、例えば、ＰＮ接合ダイオードの構造であっても、導通時にＰ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、バイポーラ型ダイオードであっても、ユニポーラ動作と同等の特性を有するダイオードについても、本発明で説明されるユニポーラ動作する還流ダイオードに含まれるものとし、詳細については後述する。
還流ダイオード１００と半導体スナバ２００は、共にアノード端子３００並びにカソード端子４００に接続されて、並列接続されている。なお、図１においては、半導体スナバ２００の構成として、アノード端子３００側にキャパシタ２１０が、カソード端子側に抵抗２２０が接続するような場合を示しているが、図２に示すように、アノード端子３００側に抵抗２２０が、カソード端子側にキャパシタ２１０が接続していても良い。また、キャパシタ２１０と抵抗２２０は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、交互に形成されていても良い。
本実施形態では、還流ダイオード１００と半導体スナバ２００とを別の半導体チップとして形成した場合について説明する。
（半導体装置の実装構造）
図３は、図１で示した還流ダイオード１００（炭化珪素ショットキーバリアダイオード）と半導体スナバ２００（シリコン半導体ＲＣスナバ）からなる半導体装置１０について具体的な装置として実施形態を示した実装図である。
図３においては、半導体パッケージの一例として、セラミック板などで形成された絶縁性を有し、かつ、支持体としての機能を有する絶縁基板５００上に、例えば銅やアルミなどの金属材料からなるアノード側金属膜３１０とカソード側金属膜４１０が形成されたセラミック基板を用いた場合について説明する。
カソード側金属膜４１０上には、還流ダイオード１００を構成する半導体チップのカソード端子４００が半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００のアノード端子３００は、アルミワイヤやアルミリボンなどの金属配線３２０を介して、アノード側金属膜３１０に接続された構成となっている。
また、半導体スナバ２００については、図３並びに図３中の半導体スナバ２００が実装された部分の拡大図である図４に示すように、本実施形態においては、アノード端子３００とカソード端子４００が半導体スナバ２００の表面側に互いに絶縁されて形成されている。そして、カソード端子４００は、アルミワイヤやアルミリボンなどの金属配線１１００を介してカソード側金属膜４１０と電気的に接続されており、アノード端子３００は、アルミワイヤやアルミリボンなどの金属配線３３０を介して、アノード側金属膜３１０に接続された構成となっている。なお、本実施形態においては、半導体スナバ２００を構成する半導体チップを、カソード側金属膜４１０上に所定の接着材料を介して固定するように配置した場合を示しているが、配置される場所は、アノード側金属膜３１０や絶縁基板５００上もしくは新たに形成する所定の金属膜上でも特に制限はない。
次に、図５及び図６に、還流ダイオード１００と半導体スナバ２００とをそれぞれ構成する半導体チップの断面構造図の一例を示す。
（還流ダイオードの構造）
還流ダイオード１００に関しては、炭化珪素を半導体基体材料としたショットキーバリアダイオードの場合について説明する。本実施形態では、ショットキーバリアダイオードのアノード端子３００とカソード端子４００が互いに対面するように電極形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。
図５に示すように、還流ダイオード１００は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１上にＮ−型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みが小さいほうが導通時の損失を低減できるため、可能な限り小さいほうが望ましい。ドリフト領域２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、ドリフト領域２に関しても、素子構造や所要の耐圧により、不純物密度や厚みが前記範囲外となってももちろん良い。本実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。
なお、本実施形態では、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらないが基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。また、本実施形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。
ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が、さらには表面電極３に対向し、かつ基板領域１と接するように裏面電極４が形成されている。表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などの材料を用いることができる。また、表面電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４は基板領域１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４はカソード端子４００として外部電極と接続をするように、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このように、図５に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。
（半導体スナバの構造）
半導体スナバ２００の構成としては、キャパシタ２１０と抵抗２２０とが直列接続されたいわゆるＲＣスナバの構成とした場合について説明する。また、半導体スナバ２００は、シリコンを半導体基体材料とし、かつ、アノード端子３００とカソード端子４００が同一主面上に電極形成された、いわゆる横型の半導体チップからなる場合について説明する。
図６は、半導体スナバ２００の断面構造図の一例である。図６に示す半導体スナバ２００では、シリコンのＮ−型である基板領域１１上に、シリコン酸化膜などの誘電材料からなる誘電領域１２が形成されている。また、誘電領域１２に接するように第１電極１３が、さらに第１電極１３が形成される基板領域１１の同一主面上には、第１電極１３とは絶縁され、かつ基板領域１１と接するように第２電極１４が形成されている。
本実施形態では、基板領域１１は抵抗２２０として機能し、誘電領域１２はキャパシタ２１０として機能する。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚み、さらには、第１電極１３と第２電極１４の距離を決めることができ、抵抗率が数ｍΩｃｍ〜数１００Ωｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。本実施形態においては、少なくとも還流ダイオード１００に含まれる抵抗値よりも大きくなるように、抵抗率が１００Ωｃｍで、厚さが３００μｍのものを用いた場合で説明する。なお、本実施形態においては、基板領域１１として、単一の抵抗率で形成された場合を例示しているが、複数の抵抗率を有していても良い。また、本実施形態においては、基板領域１１の導電型をＮ型としているがＰ型でももちろん良い。また、誘電領域１２については、必要な耐圧並びに必要なキャパシタ２１０の容量Ｃの大きさに応じて、厚みや面積を決めることができる。耐圧については、誘電領域１２の破壊防止のため、還流ダイオード１００よりも高いことが望ましい。また、キャパシタ２１０の容量Ｃについては、還流ダイオード１００が遮断状態時（高電圧印加時）に生じる空乏層のキャパシタ容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
本実施形態においては、還流ダイオード１００よりも耐圧が高くなるように、厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、誘電領域１２は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ、キャパシタ２１０として機能する誘電材料であればどのような材料でも良いが、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、さらによい。そのような材料を用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。一般的なシリコン酸化膜の物性値として、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが1μｍの場合の１ｃｍ２当たりの静電容量は約３．４ｎＦ程度になる。それに対して、シリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の１ｃｍ２当たりの静電容量は６．６ｎＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が静電容量が約２倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。さらに、誘電領域の材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。他にも強誘電体膜としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９やＴｉ４Ｔｉ３Ｏ１２があるが、絶縁破壊電界と比誘電率の積がシリコン酸化膜の値よりも大きければ、いずれでもよい。また、誘電領域は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。例えば、図７に示すようなＳｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。
本実施形態においては、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本実施形態においては、その式を満たすように、小容量の半導体スナバ２００を用いたキャパシタ２１０の容量Ｃと抵抗２２０の抵抗値Ｒを容易に設定することができることを特徴としている。
また、第１電極１３はアノード端子３００として外部電極と接続するように、金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。同様に、第２電極１４についても、カソード端子４００として外部電極と接続するように、金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このとき、第１電極１３と第２電極１４を同一材料で形成すれば、同時に形成することができ、製造プロセスの簡略化が可能となるという効果も有する。このように、図６に示す半導体スナバ２００は、第１電極１３が図５に示す還流ダイオード１００のアノード電極に、第２電極１４が図５に示す還流ダイオード１００のカソード電極に、接続する半導体ＲＣスナバとして機能する。
（動作）
次に、本実施形態の動作について詳しく説明する。
本発明の半導体装置１０は、図８および図９に示すような電力エネルギの変換手段の１つとして、一般的に使用されるコンバータ（図８）やインバータ（図９）等の電力変換装置において、電源電圧（+Ｖ）（例えば本実施形態では４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する受動素子Ａ、Ｂとして使用される。本発明の半導体装置１０の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子に対しても、スイッチング素子と同様に、低損失でかつ誤動作等が起こりにくい安定動作が求められる。本実施形態においては、図８のコンバータ回路を一例として動作を説明する。なお、図８中のスイッチング素子Ｄは例えばＩＧＢＴで構成されている場合で説明する。
まず、スイッチング素子Ｄがオンし、スイッチング素子Ｄに電流が流れている状態においては、受動素子Ａは逆バイアス状態となり遮断状態になる。図５に示す還流ダイオード１００（ここでは、ショットキーバリアダイオード）においては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図６に示す半導体スナバ２００においては、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
次に、スイッチング素子Ｄがオフし、スイッチング素子Ｄがオフ状態に移行するのに連動して、受動素子Ａは順バイアス状態となり導通状態に移行する。図５に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。また、図６に示す半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら、本実施形態では、誘電領域１２のキャパシタ２１０の容量Ｃが還流ダイオード１００の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。このとき本実施形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、本実施形態は、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
次に、スイッチング素子Ｄがターンオンし、スイッチング素子Ｄがオン状態に移行するのに連動して、受動素子Ａは逆バイアス状態となり遮断状態に移行する。図５に示すように、ショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ａ並びにスイッチング素子Ｄに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
本実施形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。
まず、一般的なシリコンで形成されたＰＮ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、かつ、不純物濃度を低く形成するのが一般的である。そして、６００ＶクラスのＰＮ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、ドリフト領域の不純物密度が１０14ｃｍ-3程度とした場合、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時にはバイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。数１００Ａ／ｃｍ２程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成されるため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、６００Ｖクラスとして不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域２が全域空乏化した場合にも、上記ＰＮ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオード１００をユニポーラ動作をする素子で形成することで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
さらに、本実施形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、さらには振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。
１つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないためＰＮ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。
もう１つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、ＰＮ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。さらに、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係があった。
これに対して、本実施形態においては、還流ダイオード１００と半導体スナバ２００を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、かつ、振動現象を抑制することができる。
すなわち、本実施形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の容量Ｃの大きさと基板領域１１の抵抗２２０の抵抗値Ｒの大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。
第１の効果は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｄのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ２１０並びに抵抗２２０が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
第３の効果は、半導体スナバ２００に流れた電流を基板領域１１の抵抗２２０で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
このように、本発明においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ２００を用いることで解決することができるという特徴を有する。
一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ２００は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるＰＮ接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を電力変換装置の半導体パッケージの内側もしくは外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、かつ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、ＰＮ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度がさらに大きくなったり、また耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアはさらに増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。また、抵抗２２０に関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。
本実施形態においては、還流ダイオード１００に流れる過渡電流が高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、本実施形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
第１の効果は、ユニポーラ動作をする還流ダイオード１００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
第２の効果は、図３に示すように、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００の直近に低インダクタンスで実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗２２０により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
さらに、本実施形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
また、半導体スナバ２００の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
また、本実施形態で一例としてあげたように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。還流ダイオード１００としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
なお、本実施形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
また、本実施形態の半導体スナバ２００においては、第１電極１３と第２電極１４の両方が、半導体スナバ２００の表面側に形成されている。これにより、本実施形態においては、半導体スナバ２００の配置レイアウトを自由に設計することができるため、設計自由度が高いという効果を有する。これにより、第１電極１３と第２電極１４の配置や形状を変えることにより、容易に抵抗２２０の抵抗値Ｒを変えることができる。この結果、逆回復動作時の振動現象の収束時間をより短縮することができる。更に、第１電極１３と第２電極１４を同一材料で形成すれば、同時に形成することができ、製造プロセスの簡略化が可能となるという効果も有する。
（変形例）
以上、本実施形態の一例として図１〜図６を用いて説明してきたが、半導体スナバ２００としては、図１で示す単純なＲＣスナバ回路以外にも、図１０に示すように、抵抗２２０に並列に接続するようにダイオード２３０を有する構成であっても良い。これは、キャパシタ２１０と抵抗２２０を少なくとも有する半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。
また、実装形態の一例として示した図３のセラミック基板を用いた半導体パッケージ以外にも、図１１に示すように、金属基材４２０を支持基材及びカソード端子とし、アノード端子３４０とモールド樹脂５１０からなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本実施形態においては、還流ダイオード１００と半導体スナバ２００がそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、図３及び図１１はチップの裏面側の電極のみを半田等で実装し、表面側の電極は、金属配線３２０、３３０、１１００を配線する場合を一例として挙げているが、チップの表面側及び裏面側の電極の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２２０の放熱性が増すため、より高密度に実装することができる。
また、本実施形態を説明するに当たって、半導体スナバ２００の構造の一例として図６を用いて説明していたが、図１２〜図２８に示すように、別の構成で形成していてももちろん良い。
図１２は、図６で示したシリコン酸化膜からなる誘電領域１２の代わりに、Ｐ型の反対導電型領域１５を形成した場合を示している。上記図６の場合には、還流ダイオード１００が逆回復動作する際に印加される電圧を、誘電領域１２のキャパシタ２１０に充電することで振動現象を抑制していたのに対し、図１２においては、Ｐ型の反対導電型領域１５とＮ型の基板領域１１との間に形成される空乏層（図１２中破線部）をキャパシタ２１０として使用する。空乏層をキャパシタ２１０の成分として用いる利点としては、シリコン酸化膜等の誘電領域１２に比べると、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。また、半導体スナバ２００の半導体材料として、炭化珪素やダイヤモンドなどの高温に強い材料を用いた場合においては、キャパシタ２１０を空乏層で形成したほうが、シリコン酸化膜等の誘電領域１２で形成するよりも、高温での使用温度範囲が高く設計することができる。このことから、温度環境が厳しい場所で適用範囲が広いという特徴を有する。
また、基板領域１１に空乏層を形成する他の構成として、図１３に示すように、基板領域１１上に、基板領域１１とショットキー接合を形成する金属材料からなる第１電極１３を形成する方法も用いることができる。ショットキー接合以外にもヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。
なお、図１２及び図１３の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図１２及び図１３の基板領域１１の抵抗値は還流ダイオード１００のドリフト領域２の抵抗に比べて大きいことから、電流の大部分は低抵抗の還流ダイオード１００に流れるため順バイアス時の導通損失にはほとんど影響しない。
図１４及び図１５に示すように、キャパシタ２１０を構成する部位として、複数の領域が直列もしくは並列に形成されていても良い。図１４は、図６で説明した誘電領域１２によるキャパシタ２１０の容量Ｃと、図１２で説明した反対導電型領域１５を形成することで得られる空乏層を利用したキャパシタ２１０の容量Ｃとを、直列に接続した場合である。また、図１５は、誘電領域１２によるキャパシタ２１０の容量Ｃと、図１３で説明した空乏層のよるキャパシタ２１０の容量Ｃとを並列に接続した場合を示している。いずれにしても、キャパシタ２１０と抵抗２２０とが直列接続するように形成されていれば、どのような領域で構成しても良い。
また、図１６は、図６で示した基板領域１１からなる抵抗２２０を、基板領域１１以外で形成した場合を示している。図１６中、図６で用いた基板領域１１の代わりに、Ｎ＋型の低抵抗基板で構成された低抵抗基板領域１６で形成し、抵抗２２０を誘電領域１２上に、多結晶シリコンからなる抵抗領域１７で形成している。多結晶シリコンからなる抵抗領域１７は厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を用いても半導体スナバ２００を形成できるため、実現性の自由度をあげることが可能となる。なお、抵抗領域１７は、多結晶シリコン以外でも、どのような材料を用いても良いが、抵抗領域１７をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなお良く、抵抗領域１７の製作プロセスをさらに容易にする効果がある。逆回復時に還流ダイオード１００の両端にサージ電圧として１００Ｖが印加された場合、半導体スナバ２００においては、キャパシタ２１０には過渡電流が流れるため、概ね、抵抗領域の両端に、サージ電圧と同等の１００Ｖが印加される。このとき、抵抗領域には、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。１００Ｖの破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界が約０．３ＭＶ／ｃｍであるので、３μｍ程度の厚さが必要になる。そこに、シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を用いると、絶縁破壊電界が約３．６ＭＶ／ｃｍであるので、厚みを１／１０程度に削減することができる。そのため、抵抗領域作製時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素のほうがシリコンよりも熱伝導率が３倍程度良いため、抵抗領域１７の放熱性を良くする効果もある。
図１７は、抵抗２２０として、図６で説明した基板領域１１と図１６で説明した抵抗領域１７を直列に接続した場合を示している。このように、抵抗２２０についても、キャパシタ２１０と直列接続するように形成されていれば、どのような領域で構成しても良い。
なお、図６並びに図１２〜図１７においては、キャパシタ２１０を構成する誘電領域１２もしくは空乏層がアノード端子３００側（第１電極１３側）に形成される場合で説明してきたが、図１８に示すように、カソード端子４００側（第２電極１４側）にキャパシタ２１０（図１８においては誘電領域１２）が形成されていても良い。また、図１９に示すように、第１電極１３並びに第２電極１４の両方の電極それぞれにキャパシタ２１０（図１９においては誘電領域１２）が形成されていても良い。図１９においては、誘電領域１２の厚みを所望の耐圧の半分程度が得られる厚みにすることで、アノード端子とカソード端子間のトータルの耐圧としては、図６と同等で、誘電容量としても同等の値を得ることができる。このように、本実施形態においては、第１電極１３と第２電極１４が同一主面上に形成されているため、キャパシタ２１０の配置を自由に設定できるという利点がある。
また、抵抗２２０に関しても、図６並びに図１２〜図１７に示すように、本実施形態においては、第１電極１３と第２電極１４が同一主面上に形成されているため、第１電極１３と第２電極１４との距離を変えることによって容易に最適化することができるが、さらに、図２０〜図２８に示すように抵抗２２０として働く電流導通路の厚みや幅を変えることによって、より短い距離で最適な抵抗２２０を得ることができる。
図２０は、第１電極１３と第２電極１４の間の電流導通路となる基板領域１１の表層部に溝を形成し、溝の内部にシリコン酸化膜からなる埋め込み領域（電流阻止領域）１００１が形成された場合を示している。埋め込み領域１００１は、少なくとも抵抗２２０より抵抗値が大きい材料であれば何で埋め込まれていても良いし、特に何も埋め込まれていなくても良い。図２０における第１電極１３と第２電極１４との間の電流導通路としては、埋め込み領域１００１の直下の基板領域１１の厚みが、他の領域に比べて小さくなるため、埋め込み領域１００１が形成されていない図６の場合と比べて、第１電極１３と第２電極１４との間の抵抗は大きくなる。つまり、抵抗２２０として、所定の抵抗値Ｒを得るために短い距離で形成することができるため、半導体スナバ２００のチップ面積を小型化することができる。
図２１は、図２０において溝を形成してそこに埋め込み領域１００１を形成した代わりに、基板領域１１とは反対導電型からなるＰ型の反対導電型領域１００２を形成した場合を示している。この場合においても、図２０と同様に、第１電極１３と第２電極１４との間の電流導通路としては、反対導電型領域１００２の直下の基板領域１１の厚みｔが小さい部分を通って形成される。これは、第１電極１３と第２電極１４との間のＰ型の反対導電型領域１００２を通る経路には、ＰＮ接合の順接合と逆接合が直列に形成されるため、逆接合の部分で電流が流れないからである。
このように、図２０及び図２１では、基板領域１１の厚み方向に電流導通路を制限する場合の一例を示したが、本実施形態においては、図２２及び図２３に示すように、基板領域１１の水平方向についても幅を制限することができる。
図２２は、図２０で示した断面構造を上面から示した構造の一例である。図２０の埋め込み領域１００１の図２０中の紙面奥行き方向に、埋め込み領域１００１が島状に形成されているのを示したのが図２２である。つまり、図２２では埋め込み領域１００１が基板領域１１を挟むように横方向にストライプ状に形成されている。このように、第１電極１３と第２電極１４との間の基板領域１１の水平方向についても幅を制限することが容易に実現することができる。
図２３は、図２２において溝を形成してそこに埋め込み領域１００１を形成した代わりに、図２１に対応する基板領域１１とは反対導電型からなるＰ型の反対導電型領域１００２を形成した場合を示している。図２３においても、第１電極１３と第２電極１４との間のＰ型の反対導電型領域１００２を通る経路には、ＰＮ接合の順接合と逆接合が直列に形成されるため、基板領域１１の水平方向についても幅を制限することが容易に実現することができる。
以上、図２０〜図２３では、電流導通路して機能しない所定領域を形成して、電流導通路の厚みや幅を制限する例を示してきたが、図２４〜図２８は、電流導通路として機能する所定領域を形成して、電流導通路の厚みや幅を制限する例を示す。
図２４は、Ｎ型の低抵抗基板領域１６上にＰ型の反対導電型領域１００３を形成し、反対導電型領域１００３は第２電極１４と、誘電領域１２を介して第１電極１３とともに接する構成を示している。つまり、図２４においては、第１電極１３と第２電極１４とをつなぐ抵抗２２０は、反対導電型領域１００３で構成されている。低抵抗基板領域１６は反対導電型領域１００３に比べて抵抗値は小さいが、低抵抗基板領域１６を通る経路には、ＰＮ接合の順接合と逆接合が直列に形成されるため、低抵抗基板領域１６には電流が流れない。このような構成にすることで、電流導通路の厚みをより簡単に、小さくすることができるため、更なる小型化と製造プロセスの簡易化を図ることができる。なお、図２４においては、半導体基板として低抵抗基板領域１６を示しているが、もちろん抵抗値の大きい基板領域１１を用いてももちろん良い。また、図２５に示すように、低抵抗基板領域１６上にドリフト領域１００４が形成されている半導体基体を用いて、ドリフト領域１００４の表層部に反対導電型領域１００３を形成する構成としてももちろん良い。このような構成にすることによって、基板となる半導体基体の不純物濃度や導電型によらず半導体スナバ２００を簡単に作成することができる。
図２４及び図２５に示すように電流導通路として機能する所定領域を形成して、電流導通路の厚みや幅を制限する場合においても、図２６〜図２８に示すように、基板領域１１の水平方向についても幅を制限することができる。
図２６は、図２５に対応した上面図であり、反対導電型領域１００３をストライプ状に形成した場合を示している。つまり、反対導電型領域１００３とドリフト領域１００４とが交互に形成されている。図２４においては、電流導通路としては、反対導電型領域１００３の深さで決まる厚みと反対導電型領域１００３自身の幅で決まるため、抵抗２２０をより小さい面積で形成することができる。
図２７は、図２６と同様の電流導通路を持つ別の実施形態で、ドリフト領域１００４の代わりに高濃度ドリフト領域１００５を形成した場合を示している。図２７においては、反対導電型領域１００３を全面所定の深さで形成した後で、反対導電型領域１００３より不純物密度の高い高濃度ドリフト領域１００５を所定領域に形成して、反対導電型領域１００３の幅を制限するような場合を示している。
図２８は、図２６と同様の電流導通路を持つ別の実施形態で、ドリフト領域１００４の代わりに埋め込み領域１００１を形成した場合を示している。図２８においては、反対導電型領域１００３を全面所定の深さで形成した後で、所定位置に溝を形成し、その溝の中に埋め込み領域１００１を形成して、反対導電型領域１００３の幅を制限するような場合を示している。
以上、本実施形態においては、半導体スナバ２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、窒化シリコンや窒化アルミやアルミナなどの絶縁基板材料を基板領域としていてももちろん良い。図２９は、窒化シリコンからなる絶縁基板１８上にＮ−型の抵抗領域１９を形成した場合を示している。このように、基板材料がシリコン等の半導体基体からならなくても、図３に示すようにチップ材料として半導体チップと同等に扱えて実装できる構成であればどのような構成でも良い。また、図２９においては、絶縁基板１８と抵抗領域１９とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。
また、図３０および図３１は、スナバ回路に用いるキャパシタ２１０の容量Ｃの大きさによって、振動現象の抑制効果との関係とキャパシタ２１０の容量Ｃに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオード１００のキャパシタ容量Ｃ０と還流ダイオードに並列接続されたスナバ回路のキャパシタ２１０の容量Ｃと抵抗２２０の抵抗値Ｒで構成された簡単な回路で計算できる。例えば、本計算では、効果回路中の寄生インダクタンスをＬｓ＝９９ｎＨ、抵抗値Ｒ＝４０Ωに固定して、Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオード１００のキャパシタ容量Ｃ０は、１５０ｐＦとした。まず、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。図３１の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示している。図３０から、Ｃ/Ｃ０の値が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、図３１の右軸に示すように、スナバ回路に形成するキャパシタ２１０の容量Ｃによって、過渡動作時にはキャパシタ２１０の容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ２１０の容量Ｃの大きさは極力小さいほうが望ましい。なお、Ｅ０は還流ダイオード１００に流れる過渡電流で発生する損失である。
このことから、本実施形態で用いるスナバ回路のキャパシタ２１０の容量Ｃの大きさは還流ダイオード１００の遮断状態におけるキャパシタ成分の容量の大きさに比べて、１／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施形態で説明したどの実施形態においても得ることができる。
（第２実施形態）
図３２〜図３４及び図５、図６を用いて、本発明における半導体装置１０の第２実施形態を説明する。本実施形態においては、第１実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図３２は、図１に対応する本発明の実施形態を説明する回路図、図３３は図３に対応する図３２の回路図の一例として具体化した半導体チップの実装図、図３４、図５並びに図６は図３３の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。
（半導体装置の回路構成）
図３２に示すように、本実施形態における半導体装置１０は、第１実施形態で説明したユニポーラ動作もしくはユニポーラ動作と同等の動作をするユニポーラ型の還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含むように構成された半導体スナバ２００に加え、スイッチング素子６００が、それぞれエミッタ端子３０１並びにコレクタ端子４０１に接続するように、並列接続された半導体装置１０である。
本実施形態では、還流ダイオード１００と半導体スナバ２００とスイッチング素子６００とが別の半導体チップとして形成した場合について説明する。半導体スナバ２００の構成並びに還流ダイオード１００の構成は、第１実施形態と同じ構成とした場合について説明する。スイッチング素子６００に関しては、シリコンを半導体基体材料としたＩＧＢＴを使用した場合について説明する。なお、本実施形態では、エミッタ端子３０１とコレクタ端子４０１が互いに対面するように電極形成された、いわゆる縦型のＩＧＢＴを一例として説明する。
（半導体装置の実装構造）
図３３は、図３２で示した還流ダイオード１００（炭化珪素ショットキーバリアダイオード）と半導体スナバ２００（シリコン半導体ＲＣスナバ）さらにはスイッチング素子６００（シリコンＩＧＢＴ）からなる半導体装置１０についての実装図である。
図３３においては、図３と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１０上には、還流ダイオード１００、スイッチング素子６００のそれぞれの半導体チップのコレクタ端子４０１側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００、スイッチング素子６００のそれぞれの半導体チップのエミッタ端子３０１側は、例えばアルミワイヤやアルミリボンなどの金属配線３２０、３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。さらに、本実施形態においては、スイッチング素子６００のゲート端子から金属配線７１０を介して、ゲート側金属膜７００に接続された構成となっている。
また、半導体スナバ２００については、第１実施形態でも説明したように、本実施形態においては、アノード端子３００とカソード端子４００が半導体スナバ２００の表面側に互いに絶縁されるように形成されている。そして、カソード端子４００は、例えばアルミワイヤやアルミリボンなどの金属配線１１００を介してカソード側金属膜４１０と電気的に接続されており、アノード端子３００は、例えばアルミワイヤやアルミリボンなどの金属配線３３０を介して、アノード側金属膜３１０に接続された構成となっている。なお、本実施形態においては、半導体スナバ２００を構成する半導体チップを、例えばカソード側金属膜４１０上に所定の接着材料を介して固定するように配置した場合を示しているが、配置される場所は、アノード側金属膜３１０や絶縁基板５００上もしくは新たに形成する所定の金属膜上でも特に制限はない。
スイッチング素子６００、還流ダイオード１００および半導体スナバ２００を構成するそれぞれの半導体チップの断面構造を示したのが、それぞれ図３４、図５および図６に示す断面構造図である。
（スイッチング素子の構造）
図３４に示すように、スイッチング素子６００は、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたＰ＋型の基板領域２１上に、Ｎ型のバッファ領域２２を介して、Ｎ−型のドリフト領域２３が形成された基板材料を用いた場合で説明する。基板領域２１としては、抵抗率が数ｍΩｃｍ〜数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２３としては、Ｎ型の不純物密度が１０13〜１０16ｃｍ-3、厚みが数１０μｍ〜数１００μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。バッファ領域２２はドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。本実施形態では一例として、基板領域２１を支持基材とした場合を説明しているが、バッファ領域２２やドリフト領域２３を支持基材としても良い。バッファ領域２２は基板領域２１とドリフト領域２３とがパンチスルーしない構造であれば、特になくても良い。
ドリフト領域２３中の表層部にＰ型のウェル領域２４が、さらにウェル領域２４中の表層部にＮ＋型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばＮ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５並びにウェル領域２４に接するように例えばアルミ材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
図５に一例として示した還流ダイオード（ここではショットキーバリアダイオード）の構成は第１実施形態で説明したものと同様とする。
（半導体スナバの構造）
ただし、図６に示す半導体スナバ２００については、基本的な構成は第１実施形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子６００を考慮したキャパシタ２１０の容量Ｃの設定と基板領域１１による抵抗２２０の抵抗値Ｒの設定が望ましい。ただし後述するように、還流ダイオード１００に逆回復電流が流れる場合においては、並列されたスイッチング素子６００は必ず遮断状態にあるため、半導体スナバ２００のキャパシタ２１０の容量Ｃ及び抵抗２２０の抵抗値Ｒの設定は、第１実施形態で説明した場合と同じように、還流ダイオード１００とスイッチング素子の遮断時の空乏容量に応じた設定で対応可能である。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みさらには距離によって決めることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることで対応可能である。また、キャパシタ２１０の容量Ｃについても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、誘電領域１２の厚みや面積を変えることで対応可能である。本実施形態においては、還流ダイオード１００並びにスイッチング素子６００が遮断状態時（高電圧印加時）にそれぞれ充電される空乏容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。本実施形態においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
スイッチング素子６００が並列に接続された本実施形態においても、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本実施形態においては、その式を満たすように、小容量の半導体スナバ２００を用いたキャパシタ２１０と抵抗２２０の抵抗値Ｒを容易に設定することができることを特徴としている。
（動作）
次に、本実施形態の動作について詳しく説明する。
本実施形態で説明する半導体装置１０の構成は、電力エネルギーの変換手段の１つとして一般的な図３５に示すような３相交流モータを動かす所謂インバータや、図３６に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。図３５に示すインバータにおいては、電源電圧（+Ｖ）（例えば本実施形態では４００Ｖ）に対して、上アームを形成する並列接続されたスイッチ素子Ｅと受動素子Ｂと、下アームを形成する並列接続されたスイッチ素子Ｇと受動素子Ｆとを、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相インバータを構成する。本実施形態の半導体装置１０の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図３５中の３相のうちの１相の動作を用いて半導体装置１０の動作を説明することとし、さらに、一例として下アームのスイッチング素子Ｇがスイッチング動作をし、上アームのスイッチング素子Ｅと受動素子Ｂとが還流動作をする場合について説明する。
まず、スイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。
まず、下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるショットキーバリアダイオード（図５）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図６に示す半導体スナバ２００においては、キャパシタ２１０として機能する誘電領域１２の電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図３４に示すスイッチング素子６００であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図５に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図６に示す半導体スナバ２００においても、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。
図３５に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
まず、下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図５に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域２中に表面電極３側から空乏層が広がる際に、電子が裏面電極４側に過渡電流として流れ、図６に示す半導体スナバ２００においては、キャパシタ容量として働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ２００の誘電領域１２のキャパシタ２１０としての容量Ｃの充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本実施形態においては、スイッチング素子６００とも並列接続することで、スイッチング素子６００自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。
そして、スイッチング素子６００の電圧上昇後、電流は所定の速度で遮断する。このとき、本実施形態で一例として挙げたＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子６００の電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図５に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
また、図６に示す半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら、本実施形態では、誘電領域１２のキャパシタ２１０としての容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。また、並列接続されているスイッチング素子Ｅについても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１とバッファ領域２２との間のＰＮ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタ２１０としての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００およびスイッチング素子６００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。
本実施形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。
図３５に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図５に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は表面電極３側に徐々に狭まり、裏面電極４側からドリフト領域２中に電子が過渡電流として流れる。また、図６に示す半導体スナバ２００においては、キャパシタ容量として働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。
この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図５に示すように、ショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ並びに下アームのスイッチング素子Ｇに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
本実施形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
さらに、本実施形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、本実施形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子６００および半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の容量Ｃの大きさと基板領域１１の抵抗２２０の抵抗値Ｒの大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。
第１の効果は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子Ｇのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
第３の効果は、半導体スナバ２００に流れた電流を基板領域１１の抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
このように、本発明においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００を用いることで解決することができるという特徴を有する。
本実施形態においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域２及び２３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、本実施形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
第１の効果は、ユニポーラ動作をする還流ダイオード１００及びスイッチング素子６００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード１００及びスイッチング素子６００に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
第２の効果は、図３３に示すようにスナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００及びスイッチング素子６００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオード１００に流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタ２１０に印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタ２１０の耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗２２０により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
さらに、本実施形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
また、本発明の第１実施形態のように、半導体スナバ２００の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
また、第１実施形態で例示したように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
なお、本実施形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
また、本実施形態においても、上述した第１実施形態と同様の効果を奏することができる。
（変形例）
また、本実施形態においても、半導体スナバ２００の構成を、第１実施形態で説明した図１０に対応する抵抗２２０に並列に接続するようにダイオード２３０を有する構成であっても良い。これは、キャパシタ２１０と抵抗２２０を少なくとも有するように構成された半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。
また、実装形態についても、第１実施形態と同様に、図１１に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本実施形態においては、還流ダイオード１００と半導体スナバ２００及びスイッチング素子６００とがそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、第１実施形態で上述したように、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２２０の放熱性が増すので、より高密度に実装することができる。
また、本実施形態を説明するに当たって、半導体スナバ２００の構造の一例として図６を用いて説明していたが、第１実施形態と同様に、図１２〜図２８に示すように、別の構成で形成していてももちろん良い。このような構成においても、第１実施形態で説明した効果と同様の効果を得ることができる。
また、本実施形態においても、半導体スナバ２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、図２９に示すように、窒化シリコンや窒化アルミやアルミナなどの絶縁基板材料を基板領域としていてももちろん良い。なお、図２９においては、絶縁基板１８と抵抗領域１９とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。
また、第１の実施形態において図３０及び図３１を参照して説明したのと同様に、スナバ回路に用いるキャパシタの容量Ｃ、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ成分の総和の容量Ｃ０であるとき、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時には、スナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Ｅが発生するため、キャパシタ２１０の静電容量の大きさは極力小さいことが好ましい。
このことから、第２の実施形態で用いる半導体スナバ回路２００のキャパシタ２１０の静電容量は、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の総和に比べて、1０分の１倍以上１０倍以下の範囲に選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施形態で説明したどの構成例においても得ることができる。
（第３実施形態）
第３実施形態においては、第２実施形態で説明した還流ダイオード１００と半導体スナバ２００とスイッチング素子６００とが並列接続した構成において、還流ダイオード１００及びスイッチング素子６００がそれぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。図３７は図５に対応する還流ダイオード１００の一例を示し、図３８は図３４に対応するスイッチング素子６００の一例である。本実施形態においても、第１実施形態もしくは第２実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
（還流ダイオードの構造）
図３７に示すように、還流ダイオード１００は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域４１上にＮ−型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態では、半導体基体が、基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では、耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてＰ型で不純物密度が１０19ｃｍ-3、厚みが０．５μｍとした場合で説明する。
また、本実施形態においては、ヘテロ半導体領域４３に接するように表面電極４４が、基板領域４１に接するように裏面電極４５がそれぞれ形成されている。表面電極４４はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４５は、基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はカソード端子４００として外部電極と接続をする。このように、図３７に示す還流ダイオード１００は、表面電極４４がアノード電極、裏面電極４５がカソード電極とした縦型のダイオードとして機能する。
（スイッチング素子の構造）
一方、図３８に示すように、スイッチング素子６００は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図３８では、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域５１上にＮ−型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、Ｎ型の不純物密度が１０14ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が２×１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。本実施形態では、基板領域５１を支持基材とした場合を説明しているが、ドリフト領域５２を支持基材としても良い。
ドリフト領域５２中の表層部にＰ型のウェル領域５３が、さらにウェル領域５３中の表層部にＮ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜５５を介して、Ｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するようにアルミ材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、シリコン酸化膜からなる層間絶縁膜５８が形成されている。また、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、本説明で用いるＭＯＳＦＥＴは、ゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
第３実施形態においても、図３７で示した還流ダイオード１００と図３８で示したスイッチング素子６００とを、図６で示した半導体スナバ２００と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオード１００とスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮した誘電領域１２によるキャパシタ２１０の容量Ｃの設定と、基板領域１１による抵抗２２０の抵抗値Ｒの設定をすることが望ましい。第１実施形態及び第２実施形態と同様に、本実施形態においては、還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
（動作）
次に、本実施形態の動作について、第２実施形態と同様に、図３５に示すインバータの動作に対応させて詳しく説明する。
まず、図３５中のスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。
まず、下アームの導通状態にあるスイッチング素子Ｇは、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２実施形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さくかつ不純物濃度大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。
また、下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるヘテロ接合ダイオード（図３７）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図６に示す半導体スナバ２００においては、キャパシタ２１０として機能する誘電領域１２の電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図３８に示すスイッチング素子６００であるＭＯＳＦＥＴについては、ソース端子３０２とドレイン端子４０２間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図３７に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また、図６に示す半導体スナバ２００においても、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子は第２実施形態で構成されている従来技術と同様の機能を有する。
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。
図３５に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
まず、下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図５に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れ、図６に示す半導体スナバ２００においては、キャパシタ２１０の容量Ｃとして働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ２００の誘電領域１２のキャパシタ２１０の容量Ｃの充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本実施形態においては、スイッチング素子６００とも並列接続することで、スイッチング素子６００自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
そして、本実施形態で一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２実施形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子６００が炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子６００自体のターンオフ時に振動現象が生じやすく、さらに抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、本実施形態においては、並列に半導体スナバ２００が形成されているため、効果的に振動現象を緩和することができる。
すなわち、本実施形態においては、スイッチング素子６００の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタ２１０及び抵抗２２０によって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１１の抵抗２２０によって寄生インダクタンスＬｓで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、本実施形態のように、スイッチング素子６００がユニポーラ型で高速遮断性能を有している場合にも、本発明は振動現象を抑制することができる。また、スイッチング素子がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、本実施形態においては、スイッチング素子６００においても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、さらに高い効果を引き出すことができる。
そして、スイッチング素子６００の電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３７に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼ裏面電極４５側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２実施形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極３のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域２の不純物濃度や厚みが制限されるのに対して、本実施形態においては、ヘテロ障壁をヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
また、図６に示す半導体スナバ２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、誘電領域１２に充電されていた電荷が過渡電流として放電される。本実施形態では、誘電領域１２のキャパシタ２１０としての容量Ｃが還流ダイオード１００及びスイッチング素子６００に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。また、並列接続されているスイッチング素子Ｅについても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のＰＮ接合が順バイアス状態となるものの内蔵電位が２Ｖ〜３Ｖと大きいことからオフ状態を維持する。ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタ２１０としての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ２００及びスイッチング素子６００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。
図３５に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオンするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３７に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層はヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。また、図６に示す半導体スナバ２００においては、キャパシタ２１０の容量Ｃとして働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３７に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、裏面電極４５側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、さらにヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
本実施形態では、第１実施形態及び第２実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
さらに、本実施形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ２００を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、本実施形態においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子６００及び半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。本実施形態においては、キャパシタ２１０の容量Ｃの大きさを、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｇのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができる。さらに、半導体スナバ２００に流れる電流を基板領域１１の抵抗２２０で消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２実施形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００で解決することができる。
このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、さらに高い効果を引き出すことができる。
本実施形態においても、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ２００で形成しているところが従来技術と異なる点である。
また、本発明の構成のようにスイッチング素子もユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子６００がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
また、本実施形態においても、上述した実施形態と同様の効果を奏することができる。
このようにスイッチング素子６００は、ＭＯＳＦＥＴ以外にも、図３９及び図４０に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
図３９は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域６１上にＮ−型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、Ｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、シリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域１にはドレイン電極６８が接続するように形成されている。なお、ゲート電極６５とソース電極６６を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。
次に、図３９のスイッチング素子の動作について説明する。図３９のスイッチング素子においても、ＭＯＳＦＥＴと同様に、ソース電極６６を接地しドレイン電極６８に正電位が印加されるようにして使用する。
まず、ゲート電極６５を接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。
次に、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図３９に示すスイッチング素子６００においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ２００によって導通損失と過渡損失をさらに高いレベルで両立することができる。
次に、本実施形態において、導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、さらに、ドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
また、図３９のスイッチング素子６００においては、ソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。
ソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。このように、図３９のスイッチング素子においては、ユニポーラ型の還流ダイオードとしても使用ができるため、還流ダイオード１００を図３９のスイッチング素子で共用することができる。すなわち、図３９に示すスイッチング素子では還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
以上、図３９においては、一例としてヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等、他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でもかまわない。また、一例として、ドリフト領域６２としてＮ型の炭化珪素を、ヘテロ半導体領域６３としてＰ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
次に、図４０は、スイッチング素子としてＪＦＥＴと呼ばれる接合型のＦＥＴを用いた場合について説明する。
図４０中、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域７１上にＮ−型のドリフト領域７２が形成され、Ｎ＋型のソース領域７３とＰ型のゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。なお、７７は層間絶縁膜である。
図４０のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。さらに、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば２００℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、ＪＦＥＴを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ２００においても、図１２、図１３などキャパシタ２１０の容量Ｃとしてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。
このように、スイッチング素子６００についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。
図４１に示すようなＰＮ接合ダイオードの構造であっても、導通時にＰ型領域から注入される少数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、本発明の実施形態として説明してきた効果を同じように得ることができる。
図４１に示すＰＮ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図４１に示すように、還流ダイオード１００は、シリコンからなるＮ＋型の基板領域８１上にＮ−型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、Ｎ型の不純物密度が１０13ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１００μｍのものを用いることができる。本実施形態では、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態では、半導体基体が、基板領域８１とドリフト領域８２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
ドリフト領域８２の基板領域８１との接合面に対向する主面に接するようにＰ型の反対導電型領域８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図４１で示した還流ダイオード１００はＰＮ接合のみで形成されているが、一部がショットキーダイオードとして働くように構成されていても良いし、他の構成を含んでいても良い。
図４１に示すＰＮ接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
しかしながら、少数キャリアのライフタイムを制御したＰＮ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図４１に示すダイオードに流れる過渡電流は図５などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ２００が無い状態だと振動現象が生じる。しかし、本実施形態のように、半導体スナバ２００を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本発明の実施形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば炭化珪素からなるＰＮ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、イオン注入によってＰ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でＰＮ接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。
このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
なお、図４１に示した還流ダイオード１００は第１実施形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード１００と半導体スナバ２００のみの並列接続としても良い。
さらに、第３実施形態においては、第２実施形態で説明した還流ダイオード１００とスイッチング素子６００が共に異なる組み合わせで説明してきたが、還流ダイオード１００とスイッチング素子６００の組み合わせはどれを組み合わせても良い。すなわち、還流ダイオード１００は、第２実施形態で説明したショットキーバリアダイオードを用いて、スイッチング素子６００は、第３に実施形態で説明したＭＯＳＦＥＴを組み合わせても良い。また、還流ダイオード１００とスイッチング素子６００とを同一チップ上に形成していても良い。
さらに、半導体スナバ２００の構成についても、第１実施形態及び第２実施形態で説明したのと同様に、図１２〜図２８に示すような別の構成で形成していてももちろん良い。このように構成しても、上述した実施形態で説明した効果と同様の効果を得ることができる。
（第４実施形態）
本実施形態においては、第１実施形態の図１に示した回路図において、還流ダイオード１００と半導体スナバ２００が１つのチップ上に形成された場合について例示する。
図４２は、図３に対応する半導体チップの実装図である。図４３は、図４２の半導体チップの実装部分の拡大図である。図４４は、図４２の実装図に用いられている半導体チップの断面構造図である。つまり、図４４に示す断面構造図においては還流ダイオード１００と半導体スナバ２００とが形成されている。本実施形態においては、第１実施形態と同様の動作をする部分の説明は省略し、異なる特徴について詳しく説明する。
（半導体装置の実装構造）
図４２及び図４３に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵還流ダイオード８００のチップ裏面に形成されるカソード端子４００側が、半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵還流ダイオード８００の還流ダイオード１００側のアノード端子３００側は、アルミワイヤやアルミリボンなどの金属配線３２０を介して、共にアノード側金属膜３１０に接続された構成となっている。
一方、半導体スナバ内蔵還流ダイオード８００の半導体スナバ２００側においては、アノード端子１３００とカソード端子１４００が、半導体スナバ内蔵還流ダイオード８００のチップ表面側に互いに絶縁されるように形成されている。そして、カソード端子１４００は、アルミワイヤやアルミリボンなどの金属配線１１００を介して、カソード側金属膜４１０と電気的に接続されており、アノード端子１３００は、アルミワイヤやアルミリボンなどの金属配線３３０を介して、アノード側金属膜３１０に接続された構成となっている。なお、本実施形態においては、半導体スナバ２００側のアノード端子１３００と還流ダイオード１００側のアノード端子３００を別の電極領域として構成し、別々に金属配線を用いてアノード側金属膜３１０と接続しているが、共通の電極を用いて形成してもかまわない。
（半導体スナバ内蔵還流ダイオードの構造）
また、半導体スナバ内蔵還流ダイオード８００を構成する半導体チップの断面構造を示したのが、それぞれ図４４に示す断面構造図である。
図４４に示すように、半導体スナバ内蔵還流ダイオード８００は、右側破線の右側に形成される還流ダイオード１００の部分と、左側破線の左側に形成される半導体スナバ２００の部分で構成されている。
まず、還流ダイオード１００の部分は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１上にＮ−型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、抵抗率が数ｍΩｃｍ〜数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。本実施形態では例えば不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態においても、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では、一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
図４４中の右側破線の右側に形成される還流ダイオード１００の部分は、ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が、さらには表面電極３に対向し、かつ基板領域１と接するように裏面電極４が形成されている。表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などを用いることができる。また、表面電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４は基板領域１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４はカソード端子４００として外部電極と接続をする。このように、図４４に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。さらに、図４４においては、ドリフト領域２と表面電極３との接合面の端部に、ドリフト領域２と表面電極３とそれぞれ接するように、シリコン酸化膜からなるフィールド絶縁膜５が形成されている。フィールド絶縁膜５は、還流ダイオード１００を半導体チップとして製造する際に、チップ外周部のショットキー接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、図４４に一例としてフィールド絶縁膜５の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜５が形成される外周端部の構成として、図４５に示すように、ドリフト領域２中の表面電極３とフィールド絶縁膜５とが接する部分に、Ｐ型の電界緩和領域７を形成しても良い。さらに、図４５の構成に加えて、電界緩和領域７の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
次に、図４４中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記還流ダイオード１００の外周端部の電界緩和に用いられているフィールド絶縁膜５の所定領域上に第１電極１００６が形成され、第１電極１００６は、図４２で示したように、還流ダイオード１００のアノード端子３００と同電位となっている。さらに、第１電極１００６とは離れた部分に、第１電極１００６とは、絶縁された第２電極１００７が形成されている。第２電極１００７は、図４２で示したように、還流ダイオード１００のカソード端子４００と同電位となっている。さらに、ドリフト領域２の表層部に、ドリフト領域２とは反対導電型のＰ型の反対導電型領域１００８が形成されている。つまり、反対導電型領域１００８は、第２電極１００７と、さらには、フィールド絶縁膜５を介して第１電極１００６と接するように形成されている。このように、図４２では、半導体スナバ２００が、第１実施形態の図２５で説明した構成を適用している。
すなわち、本実施形態における半導体スナバ２００においては、抵抗２２０は、反対導電型領域１００８で形成される。これは、カソード端子４００が裏面電極４と第２電極１００７で構成されているが、逆回復時には裏面電極４と第１電極１００６との間には逆接続のＰＮ接合を有するため、裏面電極４と第１電極１００６との間では電流が流れないためである。
また、抵抗２２０の抵抗値Ｒの大きさは、第１電極１００６と第２電極１００７との距離を所定距離とし、かつ、反対導電型領域１００８を所定の厚みとすることで、容易に設定することができる。これは、半導体スナバ２００の部分の第１電極１００６と第２電極１００７を同一主面上に形成する構造ならではの効果である。半導体スナバ内蔵還流ダイオード８００においては、電力変換装置としての性能を向上、つまり、還流ダイオード１００側の性能を向上するために、基板領域１は低抵抗で、かつ、ドリフト領域２は耐圧を保持しつつ可能な限り低抵抗であることが要求される。そのため、同一の基板上に半導体スナバ２００の領域を形成する場合、半導体基体の不純物濃度が簡単には変えられないため、最適な抵抗２２０の抵抗値Ｒを実現するには元々自由度が小さかった。しかしながら、本実施形態においては、第１実施形態でも説明したように、第１電極１００６と第２電極１００７との距離を変えられるのと同時に、電流導通路の厚みや幅を自由に変えることができる。つまり、簡単な製造プロセスで、容易に半導体スナバ２００を１チップ上に形成できる。さらに、本実施形態においては、半導体基板を抵抗２２０として使用することもでき、振動現象で生じる熱エネルギーを、半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。
また、半導体スナバ２００におけるキャパシタ２１０は、フィールド絶縁膜５によって形成される。フィールド絶縁膜５は、必要な耐圧並びに必要なキャパシタ２１０の容量Ｃの大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、還流ダイオード１００の電界緩和という機能を満たすために、フィールド絶縁膜５の破壊防止のため、還流ダイオード１００で形成されるショットキーバリアダイオードよりも高いことが望ましい。また、キャパシタ２１０の容量Ｃについては、還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、第１実施形態で示した計算結果と同様に、概ね１０分の１程度から１０倍程度の範囲が望ましい。
本実施形態においては、還流ダイオード１００のショットキーバリアダイオードよりも耐圧が高くなるように厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜５は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でも良いが絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、さらによい。そのような材料を用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。一般的なシリコン酸化膜の物性値として、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが１μｍの場合の１ｃｍ２当たりの静電容量は約３．４ｎＦ程度になる。それに対して、シリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の１ｃｍ２当たりの静電容量は６．６ｎＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が、静電容量が約２倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。さらに、誘電領域の材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。他にも強誘電体膜としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９やＴｉ４Ｔｉ３Ｏ１２があるが、絶縁破壊電界と比誘電率の積がシリコン酸化膜の値よりも大きければ、いずれでもよい。また、誘電領域は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。図７に示すようなＳｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。
また、反対導電型領域１００８で形成される抵抗２２０の領域の抵抗値Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
このように、１チップに還流ダイオード１００と半導体スナバ２００が形成された場合にも、第１実施形態で説明した動作及び効果を得ることができる。
さらに、本実施形態においては、還流ダイオード１００と半導体スナバ２００が支持基体としての基板領域１及びドリフト領域２を共用し、かつ、電極材として表面電極３と第１電極１００６及び第２電極１００７を共用している。さらに、還流ダイオード１００の電界緩和機能として働くフィールド絶縁膜５もキャパシタ２１０の機能として共用することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、還流ダイオード１００及び半導体スナバ２００のアノード側電極を共通化した場合、第１実施形態では金属配線３２０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができるため、還流ダイオード１００における振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。さらに、本実施形態をＬ負荷回路に用いた場合には、還流ダイオード１００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第１実施形態から第３実施形態を通して説明してきたように、還流ダイオード１００が遮断時及び導通時には半導体スナバ２００は動作せずに過渡時のみ動作をし、還流ダイオード１００の空乏容量並びに半導体スナバ２００のキャパシタ２１０の容量Ｃに起因して発生する過渡電流を消費するべく抵抗２２０で発熱する。一方、還流ダイオード１００においては、ターンオンおよびターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。換言すると、還流ダイオード１００が最も発熱するのが定常の導通時となる。即ち、還流ダイオード１００と半導体スナバ２００とスイッチング回路の一連の動作の中で、発熱するタイミングが異なる。このため、１チップ化することによって、還流ダイオード１００の部分が導通時に発熱している際には半導体スナバ２００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、還流ダイオード１００の導通性能も向上することができる。
以上のように、本実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
また、図４５のように、電界緩和領域７を有する還流ダイオード１００と１チップ化した場合においては、電界緩和領域７と同じ導電型・不純物密度とすれば、同時に形成でき、製造プロセスを簡略化することができるという効果も有する。
また、図４４及び図４５の場合においても、第１実施形態の図２６〜図２８で説明したように、紙面奥行き方向の領域において、反対導電型領域１００８が横方向にストライプ状に形成されていても良いし、図４６に示すようにＮ型の拡散領域１００９を形成し、反対導電型領域１００８の電流導通路の厚みを一部狭める構成となっていても良い。
いずれの構成においても、還流ダイオード１００の性能を最大限発揮しつつ、簡単な製造プロセスで同一チップ上に半導体スナバ２００を形成することができる。
（変形例）
以上、図４４、図４５では還流ダイオード１００がショットキーバリアダイオードの場合を説明してきたが、第３実施形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。図４７は、図４４に対応する断面図である。
図４７中、基板領域４１、ドリフト領域４２、ヘテロ半導体領域４３、表面電極４４及び裏面電極４５からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜４６が、ドリフト領域４２とヘテロ半導体領域４３との接合面の端部に、ドリフト領域４２とヘテロ半導体領域４３とそれぞれ接するように形成されている。そして、第１電極１００６が、フィールド絶縁膜４６に接するように形成され、還流ダイオード１００のアノード端子３００と同電位となっている。第２電極１００７は、金属配線等を介してカソード端子４００と同電位になっている。また、ドリフト領域４２の表層部には、ドリフト領域４２とは反対導電型のＰ型の反対導電型領域１００８が形成されている。
図４７においても図４４と同様に、フィールド絶縁膜４６の端部の形状は鋭角形状でも良いし、図４５のようにＰ型の電界緩和領域が形成されていても良い。また、電界緩和領域の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
また、図４７の動作については、第３実施形態で説明した固有の効果と、本実施形態で説明した１チップ化した際の効果を実現することができる。他にも図４８に示すような構成で、還流ダイオード１００と半導体スナバ２００とを１チップ化することができる。
図４８は、図４４に対して、還流ダイオード１００としてショットキーバリアダイオードの代わりに図４１で示したユニポーラ動作と同等の動作を有するＰＮ接合ダイオードを構成した点が異なっている。本実施形態においても、図４４と同様に、１チップ化が容易に実現でき、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。また、還流ダイオード１００として働く反対導電型領域８３と半導体スナバ２００として働く反対導電型領域１００８とを同時に、不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることによって、還流ダイオード１００と半導体スナバ２００とを同一プロセスで形成可能なため、製造工程を簡略化でき製造コストを低減することができる。
以上、還流ダイオード１００と半導体スナバ２００とを１チップ化した場合の構成を複数例示してきたが、上記で例示した以外にも、還流ダイオード１００と半導体スナバ２００の組み合わせを入れ替えて、１チップ化してももちろん良い。また、本実施形態においては、第１実施形態に対応する還流ダイオード１００と半導体スナバ２００のみが並列接続している場合で例示してきたが、第２実施形態及び第３実施形態で示したようなスイッチング素子６００が並列接続されるような回路においても同様に本発明の効果を発揮することができる。いずれにしても、少なくとも還流ダイオード１００と半導体スナバ２００とを１チップ化することで、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
以上、還流ダイオード１００と半導体スナバ２００とを１チップ化した場合の構成を複数例示してきたが、還流ダイオード１００のアノード端子及びカソード端子と接続する各電極が同一主面上にある所謂横型の素子であってももちろん良い。
（第５実施形態）
本実施形態においては、第２実施形態の図３２に示した回路図において、スイッチング素子６００と半導体スナバ２００が１つのチップ上に形成された場合について例示する。
図４９は図３３に対応する半導体チップの実装図、図５０は、図３４の実装図に用いられている半導体チップの断面構造図の一例である。つまり、図５０に示す断面構造図においてはスイッチング素子６００と半導体スナバ２００とが形成されている。本実施形態においては、第２実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
（半導体装置の実装構造）
図４９に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵スイッチング素子９００のチップ裏面に形成されるコレクタ端子４０１側が、還流ダイオード１００のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵スイッチング素子９００のスイッチング素子６００側のエミッタ端子３０１側は、還流ダイオード１００のアノード端子と共に、例えばアルミワイヤやアルミリボンなどの金属配線３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。
一方、半導体スナバ内蔵スイッチング素子９００の半導体スナバ２００側においては、アノード端子１３００とカソード端子１４００が半導体スナバ内蔵スイッチング素子９００のチップ表面側に互いに絶縁されるように形成されている。そして、カソード端子１４００は、例えばアルミワイヤやアルミリボンなどの金属配線１１００を介してカソード側金属膜４１０と電気的に接続されており、アノード端子１３００は、例えばアルミワイヤやアルミリボンなどの金属配線３３０を介して、アノード側金属膜３１０に接続された構成となっている。なお、本実施形態においては、半導体スナバ２００側のアノード端子１３００とスイッチング素子６００側のエミッタ端子３０１を別の電極領域として構成し、別々に金属配線を用いてアノード側金属膜３１０と接続しているが、共通の電極を用いて形成してもかまわない。
（半導体スナバ内蔵スイッチング素子の構造）
また、半導体スナバ内蔵スイッチング素子９００を構成する半導体チップの断面構造を示したのが、図５０に示す断面構造図である。
図５０に示すように、半導体スナバ内蔵スイッチング素子９００は、右側破線の右側に形成されるスイッチング素子６００の部分と、左側破線の左側に形成される半導体スナバ２００の部分で構成されている。
まず、スイッチング素子６００の部分は、一般的なＩＧＢＴの構成を示している。シリコンを材料としたＰ＋型の基板領域２１上に、Ｎ型のバッファ領域２２を介して、Ｎ−型のドリフト領域２３が形成された基板材料で構成されている。ドリフト領域２３中の表層部にＰ型のウェル領域２４が、さらにウェル領域２４中の表層部にＮ＋型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜２６を介して、Ｎ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５並びにウェル領域２４に接するように、アルミ材料からなるエミッタ電極２８が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
さらに、図５０においては、ドリフト領域２３もしくはウェル領域２４の表層部に接するように、シリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、チップ外周部のＰＮ接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、図５０に一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域２４の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
次に、図５０中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。
上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に第１電極１００６が形成され、第１電極１００６は、図４９で示したように、スイッチング素子６００のエミッタ端子３０１と同電位となっている。さらに、第１電極１００６とは離れた部分に、第１電極１００６とは絶縁された第２電極１００７が形成されている。第２電極１００７は、図４９で示したように、スイッチング素子６００のコレクタ端子４０１と同電位となっている。さらに、ドリフト領域２３の表層部に、ドリフト領域２３とは反対導電型のＰ型の反対導電型領域１００８が形成されている。つまり、反対導電型領域１００８は第２電極１００７と、さらには、フィールド絶縁膜３１を介して、第１電極１００６と接するように形成されている。このように、図５０では、半導体スナバ２００が第１実施形態の図２５で説明した構成を適用している。
すなわち、本実施形態における半導体スナバ２００においては、抵抗２２０は反対導電型領域１００８で形成される。これは、コレクタ端子４０１がコレクタ電極３０と第２電極１００７で構成されているが、逆回復時にはコレクタ電極３０と第１電極１００６との間には少なくとも逆接続のＰＮ接合を有するため、コレクタ電極３０と第１電極１００６との間では電流が流れないためである。
また、抵抗２２０の抵抗値Ｒの大きさは、第１電極１００６と第２電極１００７との距離を所定距離とし、かつ、反対導電型領域１００８を所定の厚みとすることで、容易に設定することができる。これは、半導体スナバ２００部の第１電極１００６と第２電極１００７を同一主面上に形成する構造ならではの効果である。半導体スナバ内蔵スイッチング素子９００においては、電力変換装置としての性能を向上、つまり、スイッチング素子６００側の性能を向上するために、基板領域２１は低抵抗で、かつ、バッファ領域２２及びドリフト領域２３は耐圧を保持しつつ可能な限り低抵抗であることが要求される。そのため、同一の基板上に半導体スナバ２００の領域を形成する場合、半導体基体の不純物濃度が簡単には変えられないため、最適な抵抗２２０の抵抗値Ｒを実現するには元々自由度が小さかった。しかしながら、本実施形態においては、第１実施形態でも説明したように、第１電極１００６と第２電極１００７との距離を変えられるのと同時に、電流導通路の厚みや幅を自由に変えることができる。つまり、簡単な製造プロセスで、容易に半導体スナバ２００を１チップ上に形成できる。さらに本実施形態においては、半導体基板を抵抗として使用することもでき、振動現象で生じる熱エネルギーを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。
また、半導体スナバ２００におけるキャパシタ２１０はフィールド絶縁膜３１によって形成される。フィールド絶縁膜３１は、必要な耐圧並びに必要なキャパシタ２１０の容量Ｃの大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、スイッチング素子６００の電界緩和という機能を満たすためのフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高いことが望ましい。また、キャパシタ２１０の容量Ｃについては、同一チップ上のスイッチング素子６００とともに並列に接続される還流ダイオード１００がそれぞれ遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、第２実施形態で示した計算結果と同様に、概ね１０分の１程度から１０倍程度の範囲が望ましい。
本実施形態においては、スイッチング素子６００の耐圧よりも高くなるように、厚みは１μｍとし、キャパシタ２１０の容量Ｃがスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でも良い。
また、反対導電型領域１００８で形成される抵抗２２０の抵抗値Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。
このように、１チップにスイッチング素子６００と半導体スナバ２００が形成された場合にも、第１実施形態で説明した動作及び効果を得ることができる。
さらに、本実施形態においては、スイッチング素子６００と半導体スナバ２００が支持基体としての基板領域２１及びバッファ領域２２及びドリフト領域２３を共用し、かつ、電極材としてエミッタ電極２８を共用している。さらに、スイッチング素子６００の電界緩和機能として働くフィールド絶縁膜３１もキャパシタ２１０の機能として共用することができる。さらに、反対導電型領域１００８をウェル領域２４と同じ導電型・不純物密度として共用して作成が可能である。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、スイッチング素子６００のエミッタ電極２８と半導体スナバ２００のアノード側電極を共通化した場合、第２実施形態では金属配線３５０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができるため、並列接続している還流ダイオード１００の逆回復時における振動現象をさらに低減することができる。さらに、本実施形態を例えば図３５に示すようなインバータ回路に用いた場合には、スイッチング素子６００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第２実施形態から第３実施形態を通して説明してきたように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏容量並びに半導体スナバ２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費し抵抗２２０で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、それに並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このことから、１チップ化することによって、逆回復時に半導体スナバ２００の部分が発熱している際にはスイッチング素子６００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、半導体スナバ２００の高集積化が期待できる。
以上のように、本実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
また、図５０の場合においても、第１実施形態の図２６〜図２８で説明したように、紙面奥行き方向の領域において、反対導電型領域１００８が横方向にストライプ状に形成されていても良いし、図２１に示すようにＮ型の拡散領域を形成し、反対導電型領域１００８の電流導通路の厚みを一部狭める構成となっていても良い。
いずれの構成においても、スイッチング素子６００の性能を最大限発揮しつつ、簡単な製造プロセスで同１チップ上に半導体スナバ２００を形成することができる。
以上、図４９、図５０ではスイッチング素子６００がＩＧＢＴの場合を説明してきたが、第２実施形態および第３実施形態で説明したさまざまなスイッチング素子６００と１チップ化した場合でも同様に容易に実現することができる。図５１〜図５３はその一例である。
図５１は、図５０のスイッチング素子６００としてＩＧＢＴを用いる代わりに、ＭＯＳＦＥＴを用いた場合を示している。なお、図５１のＭＯＳＦＥＴは、炭化珪素半導体基体からなる場合を示している。Ｎ＋型である基板領域５１上にＮ−型のドリフト領域５２が形成された基板材料を用いており、ドリフト領域５２中の表層部にＰ型のウェル領域５３が、さらにウェル領域５３中の表層部にＮ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜５５を介して、Ｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するようにソース電極５７が形成され、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。
さらに、図５１においては、ドリフト領域５２もしくはウェル領域５３の表層部に接するように、シリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、チップ外周部のＰＮ接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、図５１に一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域５３の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。
次に、図５１中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、第１電極１００６が形成され、第１電極１００６はスイッチング素子６００のソース端子３０２と同電位となっている。さらに、第１電極１００６とは離れた部分に、第１電極１００６とは絶縁された第２電極１００７が形成されている。第２電極１００７は、スイッチング素子６００のドレイン端子４０２と同電位となっている。
さらに、ドリフト領域５２の表層部に、ドリフト領域５２とは反対導電型のＰ型の反対導電型領域１００８が形成されている。つまり、反対導電型領域１００８は、第２電極１００７と、さらには、フィールド絶縁膜３１を介して、第１電極１００６と接するように形成されている。このように、図５０では、半導体スナバ２００が第１実施形態の図２５で説明した構成を適用している。
本実施形態においても、抵抗２２０は反対導電型領域１００８で形成され、キャパシタ２１０はフィールド絶縁膜３１で形成される。
図５１の動作については、第３実施形態で説明した固有の効果と、図５０を用いて説明した本実施形態で説明した１チップ化した際の効果を実現することができる。
他にも、図５２で示すようなヘテロ接合部を絶縁ゲート電極で駆動するトランジスタや図５３で示すようなＪＦＥＴと１チップ化することもでき、図５１で説明した効果を同様に得ることができる。
図５２は図５０のスイッチング素子６００としてＩＧＢＴを用いる代わりに、図３９で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。
図５２では、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域６１上にＮ−型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、Ｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。そして、ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、シリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域６１にはドレイン電極６８が接続するように形成されている。また、半導体スナバ２００の部分は図５０と同様であり、同じ効果を得ることができる。
図５３は図５０のスイッチング素子６００としてＩＧＢＴを用いる代わりに、図４０で示したＪＦＥＴを用いた場合を示している。
図５３のＪＦＥＴの部分は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域７１上にＮ−型のドリフト領域７２が形成され、Ｎ＋型のソース領域７３とＰ型のゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。また、半導体スナバ２００の部分は図５０と同様であり、反対導電型領域１００８はゲート領域７４と共用して作成することができる。
図５３の動作については、第３実施形態で説明した固有の効果と、本実施形態で説明した１チップ化した際の効果を実現することができる。このような構成することによって、製造工程をさらに簡略化し、低コストで実現することができる。
さらに、第３実施形態で説明したように、本実施形態においては、スイッチング素子６００をユニポーラ型の還流ダイオードとしても使用ができるため、還流ダイオード１００についても図５２で示した半導体装置１０で共用することができる。すなわち、本実施形態においては、還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００と半導体スナバ２００とを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ２１０の容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
以上、スイッチング素子６００と半導体スナバ２００とを１チップ化する例を説明してきたが、１チップ化する際に、半導体スナバ２００の抵抗２２０の抵抗値Ｒとしては、反対導電型領域１００８以外にも、半導体基体中の基板領域やドリフト領域もしくは半導体基退場に形成された多結晶シリコンなどからなる抵抗領域を用いてもよい。また、半導体スナバ２００のキャパシタ２１０の容量Ｃとしても、シリコン酸化膜からなるフィールド絶縁膜３１以外にも、ＰＮ接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。また、ショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スイッチング素子６００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ２００と共に１チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象をさらに抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
以上、スイッチング素子６００と半導体スナバ２００とを１チップ化した場合の構成を複数例示してきたが、スイッチング素子６００のエミッタ端子（ソース端子）及びコレクタ端子（ドレイン端子）及びゲート端子（ベース端子）と接続する各電極が同一主面上にある所謂横型の素子であってももちろん良い。
（その他の実施形態）
以上、第１〜第５実施形態を通して、本発明の具体的な構成及び効果を説明してきたが、半導体スナバ２００は、少なくとも還流ダイオード１００と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
また、全ての実施形態において、還流ダイオード１００、スイッチング素子６００、半導体スナバ２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、スイッチング素子６００および還流ダイオード１００のドリフト領域としてＮ型の場合で説明してきたが、Ｐ型で構成されていてももちろん良い。
また、本発明の半導体装置１０を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータなどを一例として説明してきたが、図３６に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、さらには、低温および高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
さらに、本発明の構成においては、図３５で示す３相交流インバータや図３６で示すＨブリッジなどの半導体スナバ２００が直列に接続される回路構成を有するような電力変換装置に適用する場合、新たな効果を得ることができる。
図５４は、図３５もしくは図３６で示す電力変換装置の回路図の１相分を抜き出した回路図である。図５４は、還流ダイオード１００とスイッチング素子６００と半導体スナバ２００が並列に接続された半導体装置１０を直列に接続した回路図である。そして、上アーム側のコレクタ端子、エミッタ端子、ゲート端子をそれぞれ、Ｃ１、Ｅ１、Ｇ１とし、下アーム側のコレクタ端子、エミッタ端子、ゲート端子をそれぞれ、Ｃ２、Ｅ２、Ｇ２とする。上アームのエミッタ端子Ｅ１と下アームのコレクタ端子Ｃ２は接続されており、一般にモータ等の負荷に接続されている。この図５４の構成を、半導体パッケージ構造として例示したのが、図５５となる。上アーム及び下アームに還流ダイオード１００とスイッチング素子６００がそれぞれ１チップずつ実装されており、各電極は図５４に対応するＣ１、Ｅ１（Ｃ２）、Ｇ１、Ｅ２、Ｇ２にそれぞれ接続されている。さらに、本実施形態においては、上アーム及び下アームにそれぞれ接続されている半導体スナバ２００を１チップで形成した上下アーム一体半導体スナバ２０００を用いた場合を示している。なお図５５中においては、上下アーム一体半導体スナバ２０００の配置場所が、独立した電極膜１２００上に形成しているが、上下アーム一体半導体スナバ２０００のチップの裏面には電気的な接続がされていないので、どの部分に実装されていてもよい。図５５に示す上下アーム一体半導体スナバ２０００の具体的な断面構造を示したのが図５６である。図５６に示すように、基板領域１１上にシリコン酸化膜などからなる誘電領域１２が形成されており、誘電領域１２に接するように、上アーム第２電極１０１０と上アーム第１電極１０１１と下アーム第２電極１０１２と下アーム第１電極１０１３がそれぞれ形成されている。つまり、本実施形態においては、第１実施形態で説明した図１９の半導体スナバ２００が二個分形成されている構成となっている。そして、図５５の回路に示すように、上アーム第２電極１０１０はＣ１端子に、上アーム第１電極１０１１と下アーム第２電極１０１２は、Ｅ１（Ｃ２）端子に、下アーム第１電極１０１３はＥ２端子に金属配線等でそれぞれ接続されている。
このように、本実施形態においては、上アーム及び下アームにそれぞれ別チップで形成されていた半導体スナバ２００を１チップに一体化することで、基板領域１１及び誘電領域１２を共用することができると共に、４つの電極を同一プロセスで形成することができる。また、本実施形態においては、誘電領域１２の厚みを所望の耐圧の半分程度が得られる厚みにすることで、各Ｃ１端子とＥ１端子間、Ｃ２端子とＥ２端子間、そしてＣ１端子とＥ２端子間のいずれにおいても、所定の誘電容量を確保しつつ、所望の耐圧を得ることができる。このように、本実施形態にすることで、チップサイズを小型化し、製造プロセスを簡略化することができる。また、図５７に示すように、Ｅ１（Ｃ２）端子に接続され同一の電位となる上アーム第１電極１０１１と下アーム第２電極１０１２を中間電極１０１４として１つの電極として形成した場合、中間電極１０１４直下に形成される誘電領域１２の面積を少なくとも２倍以上にすることができるため、誘電容量を２倍以上に集積化することが可能となる。この作用は、上アームと下アームを１チップ化したことで得られる大きな特徴であり、さらなるチップの縮小化に寄与する。
以上、図５５〜図５７を用いて、上下アームに形成された半導体スナバ２００を１チップ化する場合について説明してきたが、還流ダイオード１００及びスイッチング素子６００を各電極が同一主面に形成する所謂横型素子として形成した場合、図５８に示すように、上下アーム全てのチップを１チップ内に形成することができる。このようにすることで、トータルのチップサイズを縮小化することができるとともに、第２実施形態で説明したように、上下アームの各素子は、全てが同時には動作しないため、半導体基体からの放熱体積が増える分、放熱効率が向上し、さらにチップサイズを低減することができる。また、図５９に示すように、図３５で示した３相交流インバータを構成する半導体装置１０全てのチップを１チップ化した場合を示している。このようにすることで、さらにチップサイズを縮小化でき、パッケージ実装も含めて製造工程が容易になる。３相交流回路においても、３相全てが同時に最大発熱にならないように電流が分散するため、１チップ化したことによる放熱効率についても向上する。
以上、本実施形態で示したように、半導体スナバ２００の第１電極と第２電極の少なくとも一部を、支持基材となる基板領域１の同一主面側に形成することで、還流ダイオード１００もしくはスイッチング素子６００もしくは、半導体スナバ２００同士との一体化が容易にできるため、チップサイズを低減し、容易な製造プロセスで形成することができる。このようにすることで、半導体装置１０そのものだけでなく電力変換装置としても、小型化・低コスト化が可能となる。
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。
１ 基板領域
２ ドリフト領域
３ 表面電極
４ 裏面電極
５ フィールド絶縁膜
７ 電界緩和領域
１０ 半導体装置
１１ 基板領域
１２ 誘電領域
１３ 第１電極
１４ 第２電極
１５ 反対導電型領域
１６ 低抵抗基板領域
１７ 抵抗領域
１８ 絶縁基板
１９ 抵抗領域
２１ 基板領域
２２ バッファ領域
２３ ドリフト領域
２４ ウェル領域
２５ エミッタ領域
２６ ゲート絶縁膜
２７ ゲート電極
２８ エミッタ電極
２９ 層間絶縁膜
３０ コレクタ電極
３１ フィールド絶縁膜
４１ 基板領域
４２ ドリフト領域
４３ ヘテロ半導体領域
４４ 表面電極
４５ 裏面電極
４６ フィールド絶縁膜
５１ 基板領域
５２ ドリフト領域
５３ ウェル領域
５４ ソース領域
５５ ゲート絶縁膜
５６ ゲート電極
５７ ソース電極
５８ 層間絶縁膜
５９ ドレイン電極
６１ 基板領域
６２ ドリフト領域
６３ ヘテロ半導体領域
６４ ゲート絶縁膜
６５ ゲート電極
６６ ソース電極
６７ 層間絶縁膜
６８ ドレイン電極
７１ 基板領域
７２ ドリフト領域
７３ ソース領域
７４ ゲート領域
７５ ゲート電極
７６ ソース電極
７８ ドレイン電極
８１ 基板領域
８２ ドリフト領域
８３ 反対導電型領域
８４ 表面電極
８５ 裏面電極
１００ 還流ダイオード
２００ 半導体スナバ
２１０ キャパシタ
２２０ 抵抗
２３０ ダイオード
３００ アノード端子
３０１ エミッタ端子
３０２ ソース端子
３１０ アノード側金属膜
３２０ 金属配線
３３０ 金属配線
３４０ アノード端子
３５０ 金属配線
４００ カソード端子
４０１ コレクタ端子
４０２ ドレイン端子
４１０ カソード側金属膜
４２０ 金属基材
５００ 絶縁基板
５１０ モールド樹脂
６００ スイッチング素子
７００ ゲート側金属膜
７１０ 金属配線
８００ 半導体スナバ内蔵還流ダイオード
９００ 半導体スナバ内蔵スイッチング素子
１００１ 埋め込み領域
１００２ 反対導電型領域
１００３ 反対導電型領域
１００４ ドリフト領域
１００５ 高濃度ドリフト領域
１００６ 第１電極
１００７ 第２電極
１００８ 反対導電型領域
１００９ 拡散領域
１０１０ 第２電極
１０１１ 第１電極
１０１２ 第２電極
１０１３ 第１電極
１０１４ 中間電極
１１００ 金属配線
１２００ 電極膜
１３００ アノード端子
１４００ カソード端子
２０００ 上下アーム一体半導体スナバ

Claims (36)

  1. ユニポーラ動作をする還流ダイオードと、
    前記還流ダイオードに並列接続され、かつ、キャパシタおよび抵抗を有するスナバ回路を半導体基体上に形成したスナバ回路部とを備えた半導体装置であって、
    前記還流ダイオードは、炭化珪素からなるショットキーバリアダイオードで形成され、
    前記スナバ回路部は、
    前記キャパシタまたは前記抵抗と接続される第１電極と、
    前記第１電極と絶縁されつつ、前記第１電極と同一主面上に形成されて、前記キャパシタまたは前記抵抗と接続される第２電極とを有し、
    前記キャパシタの容量は、前記還流ダイオードの遮断状態におけるキャパシタ成分の容量に対して１／１０倍以上１０倍以下の範囲であることを特徴とする半導体装置。
  2. 前記還流ダイオードに並列接続されたスイッチング素子を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記スナバ回路部は、前記キャパシタと前記抵抗とが前記第１電極と前記第２電極との間で直列接続された二端子素子であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記抵抗の一部が、前記スナバ回路部が有する半導体基体により構成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記半導体基体において、前記抵抗として機能する電流導通路の厚みまたは幅が、電流阻止領域によって制限されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記電流阻止領域が、前記半導体基体に形成された溝に設けられていることを特徴とする請求項５に記載の半導体装置。
  7. 前記溝に絶縁材料が埋め込まれていることを特徴とする請求項６に記載の半導体装置。
  8. 前記電流阻止領域には、前記半導体基体の導電型とは反対導電型の反対導電型領域が形成されていることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置。
  9. 前記電流導通路が、前記複数の電流阻止領域の間に形成されていることを特徴とする請求項５〜８のいずれか１項に記載の半導体装置。
  10. 前記抵抗の一部が、前記半導体基体の一主面上に直接的に、または、間接的に形成された導電性材料からなることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
  11. 前記導電性材料が、シリコンの絶縁破壊電界よりも大きな絶縁破壊電界をもつ材料であることを特徴とする請求項１０に記載の半導体装置。
  12. 前記抵抗の抵抗値は、前記還流ダイオードの抵抗値よりも大きいことを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
  13. 前記キャパシタの一部が、前記半導体基体の一主面上に直接的に、または、間接的に形成された誘電材料からなることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
  14. 前記誘電材料の絶縁破壊電界と比誘電率の積の値が、シリコン酸化膜の値よりも大きいことを特徴とする請求項１３に記載の半導体装置。
  15. 前記誘電材料が複数の誘電体の積層構造による組み合わせであることを特徴とする請求項１４に記載の半導体装置。
  16. 前記キャパシタの一部が、前記半導体基体に形成される空乏層によって構成されていることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
  17. 前記キャパシタの一部が、前記半導体基体によって構成されていることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
  18. 前記キャパシタの一部が、前記第１電極と前記第２電極との間で、複数のキャパシタを直列接続して形成されていることを特徴とする請求項１〜１７のいずれか１項に記載の半導体装置。
  19. 前記抵抗に並列接続されたダイオードをさらに有することを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
  20. 前記還流ダイオードが、互いに異なるバンドギャップを有する半導体材料からなるヘテロ接合ダイオードからなることを特徴とする請求項１〜１９のいずれか１項に記載の半導体装置。
  21. 前記還流ダイオードは、互いに絶縁されたアノード電極とカソード電極を有し、前記アノード電極と前記カソード電極の少なくとも一部が同一主面上に形成されていることを特徴とする請求項１〜２０のいずれか１項に記載の半導体装置。
  22. 前記スイッチング素子は、ゲート電極またはベース電極と、ソース電極またはエミッタ電極と、ドレイン電極またはコレクタ電極とを有する三端子素子であることを特徴とする請求項２〜２１のいずれか１項に記載の半導体装置。
  23. 前記三端子素子が、第１半導体領域と、前記第１半導体領域の一主面に接して前記第１半導体領域とはバンドギャップが異なった第２半導体領域と、前記第１半導体領域と前記第２半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、前記第１半導体領域とオーミック接続されたドレイン電極と、前記第２半導体領域とオーミック接続されたソース電極とを備えていることを特徴とする請求項２２に記載の半導体装置。
  24. 前記スイッチング素子を構成する半導体基体が、シリコン材料よりもワイドバンドギャップの半導体材料からなることを特徴とする請求項２〜２３のいずれか１項に記載の半導体装置。
  25. 前記スイッチング素子のゲート電極またはベース電極と、ソース電極またはエミッタ電極とが、前記スイッチング素子を構成する半導体基体の同一主面側に形成されていることを特徴とする請求項２２〜２４のいずれか１項に記載の半導体装置。
  26. 前記スナバ回路部と前記還流ダイオードとが同じ半導体基体に形成されていることを特徴とする請求項１〜２５のいずれか１項に記載の半導体装置。
  27. 前記スナバ回路部の前記第１電極または前記第２電極の少なくとも一方が、前記還流ダイオードの前記アノード電極もしくは前記カソード電極を利用していることを特徴とする請求項２６に記載の半導体装置。
  28. 前記スナバ回路部の前記第１電極および前記第２電極の両方のそれぞれ少なくとも一部が、前記還流ダイオードの前記アノード電極および前記カソード電極を利用していることを特徴とする請求項２６に記載の半導体装置。
  29. 前記スナバ回路部に形成されるキャパシタの一部が前記誘電領域からなり、前記誘電領域は、前記還流ダイオードを構成する半導体基体の一主面に接するように形成されたフィールド絶縁膜を少なくとも利用していることを特徴とする請求項２６〜２８のいずれか１項に記載の半導体装置。
  30. 前記スナバ回路部に形成される抵抗の一部が、前記還流ダイオードの前記半導体基体からなることを特徴とする請求項２６〜２９のいずれか１項に記載の半導体装置。
  31. 前記スナバ回路部に形成される抵抗の一部が、ヘテロ接合ダイオードである前記還流ダイオードを構成する半導体材料からなることを特徴とする請求項２６〜３０のいずれか１項に記載の半導体装置。
  32. 前記スナバ回路部とスイッチング素子とが、同じ半導体基体に形成されていることを特徴とする請求項２〜３１のいずれか１項に記載の半導体装置。
  33. 前記スナバ回路部の前記第１電極または前記第２電極の一部が、前記スイッチング素子の前記ソース電極またはエミッタ電極、または、前記ドレイン電極またはコレクタ電極を利用していることを特徴とする請求項３２に記載の半導体装置。
  34. 前記スナバ回路部の前記第１電極および前記第２電極の両方が、前記スイッチング素子の前記ソース電極またはエミッタ電極、および、前記ドレイン電極またはコレクタ電極を利用していることを特徴とする請求項３２に記載の半導体装置。
  35. 前記スナバ回路部に形成されるキャパシタの一部が、前記スイッチング素子を構成する半導体基体の一主面に接するように形成されたフィールド絶縁膜からなることを特徴とする請求項３２〜３４のいずれか１項に記載の半導体装置。
  36. 前記スナバ回路部の抵抗の一部が、前記スイッチング素子の半導体基体からなることを特徴とする請求項３２〜３５のいずれか１項に記載の半導体装置。
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