JP6238854B2 - 炭化珪素半導体装置 - Google Patents

Description

本発明は炭化珪素半導体装置に関するものであり、特に、ショットキー電極を有する炭化珪素半導体装置に関するものである。

インバータなどのパワーエレクトロニクス機器の省エネルギー化のため、それに用いるＩＧＢＴ(Insulated Gate Bipolar Transistor)やＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＰｉＮダイオード、ＳＢＤ(Schottky Barrier Diode)などの電力用半導体装置の低損失化が求められている。そのため半導体装置の材料として、従来から広く用いられているシリコンに代わり、炭化珪素（ＳｉＣ）が用いられ始めている。ＳｉＣは高い絶縁破壊電界を有するので装置の厚さを薄くすることができ、それにより損失低減を図ることができる。特に、ＳｉＣを用いたＳＢＤ（ＳｉＣ−ＳＢＤ）は、インバータを構成するモジュール内で還流ダイオードとして使用されるのに好適である。ＳｉＣ−ＳＢＤは、数十ＫＨｚを超える高周波用途に用いられることも多い。この場合、サージ電圧の発生頻度も多くなるため、サージ電圧による装置の破壊が懸念される。

特開２０１０−２０６１０６号公報（特許文献１）によれば、還流ダイオードが形成されている半導体チップ内にモノリシックに半導体スナバ回路を集積化することが提案されている。スナバ回路が有するキャパシタ構造は、たとえば、ＳｉＯ₂層とこれを挟む表面電極と高抵抗層とによって構成される。高抵抗層はボロンまたはアルミニウムを含有している。上記公報によれば、ボロンまたはアルミニウムは、ドーパントとして機能するのではなく、高抵抗層中においてキャリアの捕獲中心を形成し、添加された領域中のキャリアをトラップする作用を有している。

特開２０１０−２０６１０６号公報

上記公報によれば、ドリフト領域上に高抵抗層を形成するために添加された不純物は、ドーパントとしては機能しない。よって高抵抗層の導電型はドリフト領域の導電型に対して反転されていないと考えられる。そのような構造は高速スイッチング時の逆回復サージ耐性（ｄＶ／ｄｔ）について改善の余地があるものであることを本発明者らは見出した。

本発明は以上のような課題を解決するためになされたものであり、その目的は、高速スイッチング時においても優れた逆回復サージ耐性を有する炭化珪素半導体装置を提供することである。

本発明の一の局面に従う炭化珪素半導体装置は炭化珪素基板と誘電体層とアノード電極とを有する。炭化珪素基板は、一の主面を有し、ドリフト層および内側不純物領域を含む。ドリフト層は、一の主面を部分的になしており、第１導電型を有する。内側不純物領域は、ドリフト層上に設けられており、一の主面上においてリング形状で延在しており、第１導電型と異なる第２導電型を有する。誘電体層は、一の主面上で内側不純物領域を部分的に覆っており、内側不純物領域上の内縁を有する。アノード電極はショットキー電極を含む。ショットキー電極は一の主面上で誘電体層の内側においてドリフト層および内側不純物領域に接しており内側不純物領域と非オーミック接触している。アノード電極は誘電体層を介して内側不純物領域と対向する部分を有する。アノード電極と誘電体層と内側不純物領域とによって第１ＭＩＳ(Metal Insulator Semiconductor)キャパシタ構造が形成されている。第１ＭＩＳキャパシタ構造はリング形状の延在方向における単位長さ当たりキャパシタ容量として６ｎＦ／ｍ以上の値を有する。

本発明によれば炭化珪素半導体装置は高速スイッチング時においても優れた逆回復サージ耐性を有する。

本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置に逆電圧が印加されている際の概略的な等価回路図である。 図１の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図（Ａ）、およびその変形例における炭化珪素半導体装置の構成を概略的に示す部分断面図（Ｂ）である。 本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態５における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態６における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２５の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図２５の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図２５の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図２５の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図２５の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態７における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態８における炭化珪素半導体装置の構成を概略的に示す部分断面図（Ａ）、およびその変形例における炭化珪素半導体装置の構成を概略的に示す部分断面図（Ｂ）である。

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

＜実施の形態１＞
図１を参照して、本実施の形態のＳＢＤ１０１（炭化珪素半導体装置）はエピタキシャル基板２０（炭化珪素基板）と誘電体層７とアノード電極９とフィールド絶縁膜８とオーミック電極３とカソード電極４と保護絶縁膜１１とを有する。エピタキシャル基板２０はＳｉＣから作られている。エピタキシャル基板２０は主面ＭＳ（一の主面）を有する。エピタキシャル基板２０は、単結晶基板１と、その上に形成されたエピタキシャル層とを有する。エピタキシャル層はドリフト層２と内側不純物領域６Ｄとリング領域５とを有する。

ドリフト層２は、単結晶基板１上に設けられている。ドリフト層２は、エピタキシャル基板２０の主面ＭＳを部分的になしている。単結晶基板１およびドリフト層２はｎ型（第１導電型）を有する。

内側不純物領域６Ｄは、ドリフト層２上に設けられており、主面ＭＳ上においてリング形状で延在している。内側不純物領域６Ｄはｐ型（第１導電型と異なる第２導電型）を有する。内側不純物領域６Ｄは低濃度部６ａおよび高濃度部６ｂを有する。高濃度部６ｂは低濃度部６ａよりも高い不純物濃度を有する。高濃度部６ｂはショットキー電極９ａおよび誘電体層７に接している。低濃度部６ａは、高濃度部６ｂおよびドリフト層２を互いに隔てている。

リング領域５の各々は、ドリフト層２上に設けられており、主面ＭＳ上においてリング形状で延在している。図１においては、６重のリング領域５が例示されている。リング領域５の各々は主面ＭＳ上において内側不純物領域６Ｄを囲んでいる。リング領域５はｐ型を有する。内側不純物領域６Ｄの低濃度部６ａと、リング領域５とは、同程度の不純物濃度を有する。

誘電体層７は、主面ＭＳ上で内側不純物領域６Ｄを部分的に覆っており、内側不純物領域６Ｄの高濃度部６ｂ上の内縁を有する。

アノード電極９はショットキー電極９ａおよび被覆電極９ｂを含む。ショットキー電極９ａは主面ＭＳ上において誘電体層７の内縁に乗り上げるように配置されている。ショットキー電極９ａは主面ＭＳ上で誘電体層７の内側において、ドリフト層２と、内側不純物領域６Ｄの低濃度部６ａおよび高濃度部６ｂの各々とに接している。被覆電極９ｂはショットキー電極９ａを覆っている。

アノード電極９は誘電体層７を介して内側不純物領域６Ｄの高濃度部６ｂと対向する部分（図中、幅ＷＡの部分）を有する。これにより、アノード電極９と誘電体層７と内側不純物領域６Ｄとによって、ｐ型のＭＯＳ(Metal Oxide semiconductor)キャパシタ構造１３Ａ（第１ＭＩＳキャパシタ構造）が形成されている。アノード電極９が誘電体層７上に直接位置する部分の外縁（図中、幅ＷＡの右端）は、電界集中を回避するために、内側不純物領域６Ｄにおける高濃度部６ｂ上に位置する。

フィールド絶縁膜８は誘電体層７を部分的に覆っている。アノード電極９はフィールド絶縁膜８上に縁を有する。フィールド絶縁膜８は誘電体層７よりも厚いことが好ましい。

保護絶縁膜１１は、フィールド絶縁膜８を介して誘電体層７を覆っている。また保護絶縁膜１１は、アノード電極９の縁部を覆っている。また保護絶縁膜１１は、アノード電極９のうち縁部に囲まれた部分（図中、左側部分）を露出している。

オーミック電極３は、単結晶基板１の、ドリフト層２が設けられた面と反対の面上に設けられている。カソード電極４はオーミック電極３上に設けられている。

さらに図２を参照して、ＳＢＤ１０１は、ショットキー電極９ａによって構成されたダイオード１２にＲＣスナバ回路が並列接続された等価回路を有する。ＲＣスナバ回路は、ＭＯＳキャパシタ構造１３Ａと、ドリフト層２による抵抗構造１４とによって構成されている。

次に、ＭＯＳキャパシタ構造１３Ａの設計について説明する。本発明者らは、誘電体層７として二酸化珪素膜を用いキャパシタの幅ＷＡを３７μmとしつつ、誘電体層７の厚さｄを０．２μm、０．４μm、０．７μm、１．０μmと変えて、１０〜１００ｋＶ／μｓの範囲においてＳＢＤの逆回復サージ耐性（ｄＶ／ｄｔ）を調べた。その結果、誘電体層７の厚さｄ＝０．２μmの場合に最もｄＶ／ｄｔ耐性が高くなることを見出した。

逆電圧印加時、ＭＯＳキャパシタ構造１３Ａは蓄積モードにあり、誘電体層７によるキャパシタとして機能する。キャパシタ容量Ｃは、
Ｃ＝ε_r・ε₀・Ｓ／ｄ
で計算される。ここで、ε_r：誘電体層７の比誘電率、ε₀：真空の誘電率、Ｓ：キャパシタ面積、である。上式より、二酸化珪素の比誘電率をε_r＝３．９とした場合、図１の断面視における奥行方向の単位長さ（メートル）当たり、言い換えれば内側不純物領域６Ｄのリング形状の延在方向における単位長さ当たり、ＭＯＳキャパシタ構造１３Ａは６ｎＦ／ｍ程度（計算値：６．３９ｎＦ／ｍ）の単位長さ当たり容量を有していたことになる。この場合に逆回復サージ耐性（ｄＶ／ｄｔ）が最も高くなった理由として、以下２点が考えられる。

まず１つ目は、ＭＯＳキャパシタ構造１３ＡがＲＣスナバ回路として働くのに必要な程度のキャパシタ容量が確保されたためと考えられる。本実験結果から、ＭＯＳキャパシタ構造１３Ａは、内側不純物領域６Ｄのリング形状の延在方向における単位長さ当たりキャパシタ容量として６ｎＦ／ｍ以上の値を有することが好ましいことが分かった。

次に２つ目は、空間電荷密度の増大による空乏層の広がりが拡大されたためと考えられる。ＭＯＳキャパシタ構造１３Ａは、ｎ型のドリフト層２上に設けられた、ｐ型のＭＯＳキャパシタ構造である。このため、逆高電圧印加によって蓄積モードにあるＭＯＳキャパシタ構造１３Ａは、誘電体層７と内側不純物領域６Ｄの高濃度部６ｂとの界面にホールを誘起し引き寄せることで、ドリフト層２と内側不純物領域６Ｄの低濃度部６ａとによるｐｎ接合界面における空間電荷密度を増大させる。それにより、アノード電極９の端部を含む終端領域における空乏層の広がりが拡大される。よって、高速スイッチング時でも、アノード電極９の端部を十分に覆うように空乏層を広げる効果が期待される。

以上により、逆回復サージ耐性（ｄＶ／ｄｔ）が向上したと考えられる。

なお、上述したようにキャパシタ容量を大きくすることで逆回復サージ耐性（ｄＶ／ｄｔ）が向上するが、キャパシタ容量が大き過ぎるとスイッチング損失が増加する。またキャパシタ容量を大きくするために誘電体層７の厚さを薄くし過ぎると、逆高電圧印加時に誘電体層７が絶縁破壊する恐れがある。キャパシタ面積を大きくすることによってもキャパシタ容量を大きくすることができるが、チップサイズの増大を招くことで製造コストが増加してしまう。よってＭＯＳキャパシタ構造１３Ａの設計においては、スイッチング損失、誘電体層７の厚さ、およびキャパシタ面積を適切に選択する必要がある。

以上のように、ＭＯＳキャパシタ構造１３Ａの設計としては、チップの奥行方向の単位長さ当たり６ｎＦ以上のキャパシタ容量を含む必要があり、キャパシタ容量が大きいほどｄＶ／ｄｔ耐性を向上させるのに好ましい。キャパシタ容量が同等であるならば、誘電体層７の絶縁破壊強度およびチップコストを考慮して、誘電体層７の材料、誘電体層の厚さ、およびキャパシタの幅ＷＡは適宜選択され得る。

本実施の形態によれば、ＭＯＳキャパシタ構造１３Ａによって構成されるスナバ回路によりサージ電圧が抑制される。またｐ型のＭＯＳキャパシタ構造１３Ａとｎ型のドリフト層２とがｐｎ接合をなしており、逆高電圧印加時にＭＯＳキャパシタ構造１３Ａが蓄積モードとなることで、誘電体層７と内側不純物領域６Ｄの高濃度部６ｂとの界面にホールを誘起し引き寄せる。それに伴ってドリフト層２と内側不純物領域６Ｄの低濃度部６ａとによるｐｎ接合界面における空間電荷密度が増加する結果、空乏層の広がりが拡大する。よって、高速スイッチング時でも、アノード電極９の端部を十分に覆うように空乏層が広がりやすくなる。これによりＳＢＤ１０１は高速スイッチング時においても優れた逆回復サージ耐性を有する。たとえば、ＳＢＤ１０１の逆回復サージ耐性（ｄＶ／ｄｔ）は、１０〜１００ｋＶ／μsの範囲において向上し得る。

本実施の形態のようにドリフト層２がｎ型の場合、その外周上における高速スイッチング時の電界集中を抑えるために設けられるリング形状の領域はｐ型の領域である。ｐ型の領域を形成するためには、ＡｌまたはＢなどのアクセプタ型不純物が用いられる。これらはイオン化エネルギーが大きいため、そのイオン化率が低くなりやすい。このため一般的にいえば、高速スイッチングによってサージ電圧が発生した際に、アノード電極９の端部を覆うほど十分に空乏層が広がりにくい。この結果、アノード電極９の端部、特に被覆電極９ｂ端部、でＳＢＤが破壊してしまうことがある。本実施の形態によれば、上述したように、アノード電極９の端部を十分に覆うように空乏層を広がりやすくすることができる。よってこのような破壊を防止することができる。

ＭＯＳキャパシタ構造１３Ａがリング形状の延在方向における単位長さ当たりキャパシタ容量として６ｎＦ／ｍ以上の値を有する場合、スナバ回路が十分に機能するのに必要なキャパシタ容量が確保される。これにより、サージ電圧をより十分に抑制することができる。

内側不純物領域６Ｄは高濃度部６ｂを有する。これにより空乏層をより広げることができる。

アノード電極９がフィールド絶縁膜８上に縁を有することにより、ＭＯＳキャパシタ構造１３Ａの外縁を、アノード電極９の縁（図中、右端）によってではなくフィールド絶縁膜８の縁（図中、左端）によって規定することができる。

次にＳＢＤ１０１の製造方法について、以下に説明する。

図３を参照して、まず、面方位(０００１)、ポリタイプ４Ｈ、導電型ｎ型、不純物濃度１×１０¹⁹ｃｍ^-3程度、および厚さ５０〜５００μｍ程度を有する、ＳｉＣの単結晶基板１が準備される。単結晶基板１上にＣＶＤ(Chemical Vapor Deposition)法により、不純物濃度５×１０¹⁴〜１×１０¹⁸ｃｍ^-3、厚さ４〜１００μｍを耐圧仕様に応じて有するドリフト層２がエピタキシャルに成長させられる。これにより、ドリフト層２からなる主面ＭＳを有するエピタキシャル基板２０が得られる。

図４を参照して、主面ＭＳ上に写真製版処理によってレジストマスクが形成される。次に主面ＭＳ側からアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型の不純物イオン（アクセプタイオン）が注入される。これにより、内側不純物領域６Ｄ（図１）の低濃度部６ａとリング領域５とが形成される。注入される不純物の濃度は１×１０¹⁵〜１×１０¹⁹ｃｍ^-3程度でありドリフト層２のｎ型の不純物濃度を超える。また、イオン注入の深さは０．２〜３μｍ程度でありドリフト層２の厚さを超えない。なお図５では、低濃度部６ａおよびリング領域５がＦＬＲ(Field Limiting Ring)として形成されるが、例えばＧＲ(Guard Ring)またはＪＴＥ(Junction Termination Extension)など、異なる電界緩和効果のある終端構造が形成されてもよい。

図５を参照して、主面ＭＳ上に写真製版処理によってレジストマスクまたは二酸化珪素マスクが形成される。次に主面ＭＳ側からＡｌまたはＢなどのｐ型の不純物イオン（アクセプタイオン）が注入される。これにより、低濃度部６ａ上に高濃度部６ｂが形成される。すなわち低濃度部６ａおよび高濃度部６ｂを有する内側不純物領域６Ｄが形成される。この時のイオン注入温度は１５０℃以上で行うことが好ましい。これにより、高濃度部６ｂが設けられない場合に比して低いシート抵抗を有する内側不純物領域６Ｄを形成することができる。イオン注入の深さは低濃度部６ａの深さを超えないものとされる。次に、注入された不純物を電気的に活性化させるための高温アニールが行われる。高温アニールは、例えばアルゴンなどの不活性化雰囲気中で１５００〜２０００℃程度で３０秒〜１時間程度行われる。

図６を参照して、熱酸化またはＣＶＤ法などにより主面ＭＳ上に誘電体層７が形成される。誘電体層７の材料としては、例えば酸化シリコン、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ₂）、または酸化アルミニウム（Ａｌ₂Ｏ₃）が用いられる。

図７を参照して、誘電体層７上におけるＣＶＤ法などによる堆積と、写真製版処理およびエッチングによるパターニングとにより、フィールド絶縁膜８が形成される。フィールド絶縁膜８の材料としては、例えば二酸化珪素が用いられる。

図８を参照して、単結晶基板１の裏面上にＮｉなどの金属膜が成膜される。次にこの膜が６００〜１１００℃で熱処理される。これにより、オーミック電極３が形成される。

図９を参照して、誘電体層７およびフィールド絶縁膜８が部分的に設けられた主面ＭＳ上におけるＴｉ、ＮｉまたはＭｏなどのスパッタ成膜と、写真製版処理およびエッチングによるパターニングとにより、ショットキー電極９ａが形成される。

図１０を参照して、ショットキー電極９ａ上におけるＡｌなどのスパッタ成膜と、写真製版処理およびエッチングによるパターニングとにより、被覆電極９ｂが形成される。これによりショットキー電極９ａおよび被覆電極９ｂを有するアノード電極９が得られる。

図１１を参照して、成膜と、写真製版処理およびエッチングによるパターニングにより、アノード電極９の一部と耐圧終端領域とを覆うように保護絶縁膜１１が形成される。

再び図１を参照して、オーミック電極３上に、Ｔｉ、Ｎｉ、Ａｇ、ＡｕまたはＡｌなどの金属膜がスパッタ法または蒸着法により堆積されることで、カソード電極４が形成される。これによりＳＢＤ１０１が完成される。

＜実施の形態２＞
図１２を参照して、本実施の形態のＳＢＤ１０２はフィールド絶縁膜８（図１）を有していない。よって本実施の形態においてはＭＯＳキャパシタ構造１３Ａの外縁はアノード電極９の縁によって規定されている。なお、上記以外の構成についてはＳＢＤ１０１（図１）とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、フィールド絶縁膜８を省略することによって、ＳＢＤ１０２の構成を簡素化することができる。

＜実施の形態３＞
図１３（Ａ）を参照して、本実施の形態のＳＢＤ１０３Ａは内側不純物領域６Ｄ（図１）の代わりに内側不純物領域６Ｓを有する。内側不純物領域６Ｓは、内側不純物領域６Ｄと異なり低濃度部６ａおよび高濃度部６ｂのような濃度区分を有しておらず、リング領域５と同様の不純物濃度を有する。なお、上記以外の構成については、ＳＢＤ１０１（図１）とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

図１３（Ｂ）を参照して、本実施の形態の変形例のＳＢＤ１０３Ｂは内側不純物領域６Ｄ（図１２）の代わりに内側不純物領域６Ｓを有する。なお、上記以外の構成については、ＳＢＤ１０２（図１２）とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態またはその変形例のそれぞれによれば、低濃度部６ａおよび高濃度部６ｂ（図１または図１２）のような濃度区分が設けられないので、ＳＢＤ１０１（図１）およびＳＢＤ１０２（図１２）の構造を簡素化することができる。

＜実施の形態４＞
図１４を参照して、本実施の形態のＳＢＤ１０４はエピタキシャル基板２０と誘電体層７とアノード電極９とフィールド絶縁膜８とオーミック電極３とカソード電極４と保護絶縁膜１１とを有する。エピタキシャル基板２０は、主面ＭＳを有し、ドリフト層２と内側不純物領域６Ｄとチャネルストッパ領域１５と外側不純物領域１６とリング領域５とを含む。

チャネルストッパ領域１５は、ドリフト層２上に設けられており、内側不純物領域６Ｄとすべてのリング領域５とを囲むように主面ＭＳ上においてリング形状で延在している。チャネルストッパ領域１５はｎ型を有する。

外側不純物領域１６は、ドリフト層２上に設けられており、チャネルストッパ領域１５を囲むように主面ＭＳ上においてリング形状で延在している。外側不純物領域１６はｐ型を有する。外側不純物領域１６と、リング領域５とは、同程度の不純物濃度を有する。

誘電体層７は、主面ＭＳ上で内側不純物領域６Ｄを部分的に覆っており、かつチャネルストッパ領域１５および外側不純物領域１６を覆っている。誘電体層７は、内側不純物領域６Ｄの高濃度部６ｂ上の内縁（図中、左端）を有する。

アノード電極９はショットキー電極９ａおよび被覆電極９ｂを含む。ショットキー電極９ａは主面ＭＳ上で誘電体層７の内側において、ドリフト層２と、内側不純物領域６Ｄの低濃度部６ａおよび高濃度部６ｂの各々とに接している。

外側電極１０は誘電体層７を介して外側不純物領域１６と対向する部分（図中、幅ＷＢの部分）を有する。これにより、外側電極１０と誘電体層７と外側不純物領域１６とによって、ｐ型のＭＯＳキャパシタ構造１３Ｂが形成されている。外側電極１０はフィールド絶縁膜８上に縁を有する。

ＭＯＳキャパシタ構造１３Ｂは、ＭＯＳキャパシタ構造１３Ａ（図１：実施の形態１）と同様に、チップの奥行方向の単位長さ（ｍ）あたりに６ｎＦ以上のキャパシタ容量を有することが好ましい。キャパシタ容量が大きいほど、ＳＢＤ１０４の逆回復サージ耐性（ｄＶ／ｄｔ）を向上させるのには好ましい。なお誘電体層７の材料、誘電体層の厚さ、およびキャパシタの幅ＷＢは、実施の形態１の場合と同様、適宜選択され得る。

アノード電極９と、外側電極１０とは、少なくともＳＢＤ１０４が使用されるまでに、電気的に短絡される。例えば、チップ組立時に両者が配線によってつながれる。これにより外側電極１０にも、図示されているように、アノード電位が印加されることになる。

本実施の形態によれば、ＭＯＳキャパシタ構造１３Ｂによって構成されるスナバ回路により、実施の形態１と同様、サージ電圧が抑制される。

また本実施の形態によれば、チャネルストッパ領域１５により空乏層の延伸を抑制することで、本来空乏化する領域内にＭＯＳキャパシタ構造１３Ｂを設けることができる。これにより、ＭＯＳキャパシタ構造１３Ａ（図１）が設けられる場合に比して、チップサイズの増大を抑えることができる。またＭＯＳキャパシタ構造１３Ａと異なり、主面ＭＳ上においてＭＯＳキャパシタ構造１３Ｂが形成される位置が若干ずれても特に影響がないことから、製造時のマスクの位置ずれに対する許容度が大きい。よって所望の特性を有するＳＢＤ１０４をより安定的に製造することができる。

外側電極１０はフィールド絶縁膜８上に縁を有する。これにより、ＭＯＳキャパシタ構造１３Ｂの縁をフィールド絶縁膜８によって規定することができる。

次にＳＢＤ１０４の製造方法について、以下に説明する。

まず実施の形態１（図３）と同様に、単結晶基板１上にドリフト層２を形成することで、エピタキシャル基板２０が準備される。

図１５を参照して、主面ＭＳ上に写真製版処理によってレジストマスクが形成される。次に主面ＭＳ側からＡｌまたはＢなどのｐ型の不純物イオン（アクセプタイオン）が注入される。これにより、内側不純物領域６Ｄ（図１）の低濃度部６ａとリング領域５と外側不純物領域１６とが形成される。注入される不純物の濃度は１×１０¹⁵〜１×１０¹⁹ｃｍ^-3程度でありドリフト層２のｎ型の不純物濃度を超える。また、イオン注入の深さは０．２〜３μｍ程度でありドリフト層２の厚さを超えない。なお図５では、低濃度部６ａおよびリング領域５がＦＬＲ(Field Limiting Ring)として形成されるが、例えばＧＲ(Guard Ring)またはＪＴＥ(Junction Termination Extension)など、異なる電界緩和効果のある終端構造が形成されてもよい。

図１６を参照して、主面ＭＳ上に写真製版処理によってレジストマスクが形成される。次に主面ＭＳ側から窒素（Ｎ）またはリン（Ｐ）などのｎ型の不純物イオン（ドナーイオン）が注入される。これによりチャネルストッパ領域１５が形成される。注入される不純物の濃度は１×１０¹⁸〜１×１０²¹ｃｍ^-3程度でありドリフト層２のｎ型の不純物濃度を超える。また、イオン注入の深さは０．２〜３μｍ程度でありドリフト層２の厚さを超えない。

図１７を参照して、主面ＭＳ上に写真製版処理によってレジストマスクまたは二酸化珪素マスクが形成される。次に主面ＭＳ側からアルミニウムまたはホウ素などのｐ型の不純物イオン（アクセプタイオン）が注入される。これにより、低濃度部６ａ上に高濃度部６ｂが形成される。すなわち低濃度部６ａおよび高濃度部６ｂを有する内側不純物領域６Ｄが形成される。この時のイオン注入温度は１５０℃以上で行うことが好ましい。これにより、高濃度部６ｂが設けられない場合に比して低いシート抵抗を有する内側不純物領域６Ｄを形成することができる。イオン注入の深さは、低濃度部６ａの深さを超えないものとされる。次に、注入された不純物を電気的に活性化させるための高温アニールが行われる。高温アニールは、例えばアルゴンなどの不活性化雰囲気中で１５００〜２０００℃程度で３０秒〜１時間程度行われる。

図１８を参照して、図６（実施の形態１）とほぼ同様の工程が行なわれる。なお誘電体層７は、チャネルストッパ領域１５および外側不純物領域１６も覆うように形成される。

図１９を参照して、図７（実施の形態１）とほぼ同様の工程が行なわれる。ただしフィールド絶縁膜８のパターニングは、外側不純物領域１６が誘電体層７を介して露出するように行われる。

図２０および図２１を参照して、図８および図９（実施の形態１）のそれぞれとほぼ同様の工程が行なわれる。

図２２を参照して、誘電体層７、フィールド絶縁膜８およびショットキー電極９ａが設けられた主面ＭＳ上におけるＡｌなどのスパッタ成膜と、写真製版処理およびエッチングによるパターニングとにより、被覆電極９ｂおよび外側電極１０が形成される。なお、これによりショットキー電極９ａおよび被覆電極９ｂを有するアノード電極９が得られる。

図２３を参照して、図１１（実施の形態１）とほぼ同様に、保護絶縁膜１１が形成される。ただし保護絶縁膜１１のパターニングは、アノード電極９に加えて外側電極１０が露出するように行われる。

再び図１４を参照して、実施の形態１と同様、カソード電極４が形成される。これによりＳＢＤ１０４が完成される。

＜実施の形態５＞
図２４を参照して、本実施の形態のＳＢＤ１０５は、内側不純物領域６Ｄ（図１４）の代わりに、実施の形態３で説明されたような内側不純物領域６Ｓを有する。なお、上記以外の構成については、ＳＢＤ１０４（図１４：実施の形態４）の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、低濃度部６ａおよび高濃度部６ｂ（図１４）のような濃度区分が設けられないので、ＳＢＤ１０５の構成を簡素化することができる。

＜実施の形態６＞
図２５を参照して、本実施の形態のＳＢＤ１０６は、ＳＢＤ１０１（図１）のうちリング領域５よりも外側の部分の構造に、ＳＢＤ１０４（図１４）における当該部分の構造が適用されたものに対応している。この結果、ＳＢＤ１０６はＭＯＳキャパシタ構造１３Ａ（第１ＭＩＳキャパシタ構造）に加えてＭＯＳキャパシタ構造１３Ｂ（第２ＭＩＳキャパシタ構造）を有する。

具体的には、エピタキシャル基板２０は単結晶基板１とドリフト層２と内側不純物領域６Ｄとリング領域５とチャネルストッパ領域１５と外側不純物領域１６とを含む。誘電体層７は、主面ＭＳ上で内側不純物領域６Ｄを部分的に覆っており、かつ外側不純物領域１６を覆っている。アノード電極９と、外側電極１０とは、実施の形態４と同様、少なくともＳＢＤ１０６が使用されるまでに、電気的に短絡される。

なお、上記以外の構成については、ＳＢＤ１０１（図１：実施の形態１）またはＳＢＤ１０４（図１４：実施の形態４）の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によっても実施の形態１と同様の効果が得られる。さらに、サージ電圧を抑制するスナバ回路（図２）を構成するキャパシタがＭＯＳキャパシタ構造１３ＡだけでなくＭＯＳキャパシタ構造１３Ｂによっても構成されるので、スナバ回路を構成するキャパシタの容量をより大きくすることができる。よってサージ電圧をより十分に抑制することができる。

次にＳＢＤ１０６の製造方法について説明する。まず図１８（実施の形態４）までと同様の工程が行なわれる。

図２６を参照して、図７（実施の形態１）とほぼ同様の工程が行なわれる。ただしフィールド絶縁膜８のパターニングは、外側不純物領域１６が誘電体層７を介して露出するように行われる。

図２７および図２８を参照して、図８および図９（実施の形態１）のそれぞれとほぼ同様の工程が行なわれる。

図２９を参照して、誘電体層７、フィールド絶縁膜８およびショットキー電極９ａが設けられた主面ＭＳ上におけるＡｌなどのスパッタ成膜と、写真製版処理およびエッチングによるパターニングとにより、被覆電極９ｂおよび外側電極１０が形成される。なお、これによりショットキー電極９ａおよび被覆電極９ｂを有するアノード電極９が得られる。

図３０を参照して、図２３（実施の形態１）とほぼ同様に、保護絶縁膜１１が形成される。ただし保護絶縁膜１１のパターニングは、アノード電極９に加えて外側電極１０が露出するように行われる。

再び図２５を参照して、実施の形態１と同様、カソード電極４が形成される。これによりＳＢＤ１０６が完成される。

＜実施の形態７＞
図３１を参照して、本実施の形態のＳＢＤ１０７はフィールド絶縁膜８（図２５）を有していない。よって本実施の形態においてはＭＯＳキャパシタ構造１３Ａの外縁はアノード電極９の縁によって規定されている。なお、上記以外の構成についてはＳＢＤ１０６（図２５）とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、フィールド絶縁膜８を省略することによって、ＳＢＤ１０７の構成を簡素化することができる。

＜実施の形態８＞
図３２（Ａ）を参照して、本実施の形態のＳＢＤ１０８Ａは内側不純物領域６Ｄ（図２５）の代わりに、実施の形態３で説明されたような内側不純物領域６Ｓを有する。なお、上記以外の構成については、ＳＢＤ１０６（図２５）の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

図３２（Ｂ）を参照して、本実施の形態の変形例のＳＢＤ１０８Ｂは内側不純物領域６Ｄ（図３１）の代わりに内側不純物領域６Ｓを有する。なお、上記以外の構成については、ＳＢＤ１０７（図３１）の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態およびその変形例のそれぞれによれば、低濃度部６ａおよび高濃度部６ｂ（図２５または図３１）のような濃度区分が設けられないので、ＳＢＤ１０６（図２５）およびＳＢＤ１０７（図３１）の構造を簡素化することができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

ＭＳ 主面、１ 単結晶基板、２ ドリフト層、３ オーミック電極、４ カソード電極、５ リング領域、６Ｄ，６Ｓ 内側不純物領域、６ａ 低濃度部、６ｂ 高濃度部、７ 誘電体層、８ フィールド絶縁膜、９ アノード電極、９ａ ショットキー電極、９ｂ 被覆電極、１０ 外側電極、１１ 保護絶縁膜、１３Ａ ＭＯＳキャパシタ構造（第１ＭＩＳキャパシタ構造）、１３Ｂ ＭＯＳキャパシタ構造（（第２）ＭＩＳキャパシタ構造）、１５ チャネルストッパ領域、１６ 外側不純物領域、２０ エピタキシャル基板、１０１，１０２，１０３Ａ，１０３Ｂ，１０４〜１０７，１０８Ａ，１０８Ｂ ＳＢＤ（炭化珪素半導体装置）。

Claims (5)

1. 一の主面を有する炭化珪素基板を備え、前記炭化珪素基板は、前記一の主面を部分的になし第１導電型を有するドリフト層と、前記ドリフト層上に設けられ前記一の主面上においてリング形状で延在し前記第１導電型と異なる第２導電型を有する内側不純物領域とを含み、さらに
   前記一の主面上で前記内側不純物領域を部分的に覆い、前記内側不純物領域上の内縁を有する誘電体層と、
   前記一の主面上で前記誘電体層の内側において前記ドリフト層および前記内側不純物領域に接し前記内側不純物領域と非オーミック接触するショットキー電極を含むアノード電極とを備え、前記アノード電極が前記誘電体層を介して前記内側不純物領域と対向する部分を有し、前記アノード電極と前記誘電体層と前記内側不純物領域とによって第１ＭＩＳキャパシタ構造が形成されており、
   前記第１ＭＩＳキャパシタ構造は前記リング形状の延在方向における単位長さ当たりキャパシタ容量として６ｎＦ／ｍ以上の値を有する、
   炭化珪素半導体装置。
2. 前記第１の導電型はｎ型である、請求項１に記載の炭化珪素半導体装置。
3. 前記内側不純物領域は、前記誘電体層に接する高濃度部と、前記高濃度部および前記ドリフト層を互いに隔て、前記高濃度部の不純物濃度よりも低い不純物濃度を有する低濃度部とを有する、請求項１または２に記載の炭化珪素半導体装置。
4. 前記誘電体層を部分的に覆うフィールド絶縁膜をさらに備え、前記アノード電極は前記フィールド絶縁膜上に縁を有する、請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
5. 前記アノード電極は前記一の主面上で前記誘電体層の内側においてのみ前記炭化珪素基板に接している、請求項１から４のいずれか１項に記載の炭化珪素半導体装置。

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