JP4899301B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4899301B2 JP4899301B2 JP2004271257A JP2004271257A JP4899301B2 JP 4899301 B2 JP4899301 B2 JP 4899301B2 JP 2004271257 A JP2004271257 A JP 2004271257A JP 2004271257 A JP2004271257 A JP 2004271257A JP 4899301 B2 JP4899301 B2 JP 4899301B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- semiconductor
- barrier metal
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 141
- 239000010410 layer Substances 0.000 claims abstract description 230
- 230000004888 barrier function Effects 0.000 claims abstract description 43
- 229910052751 metal Inorganic materials 0.000 claims abstract description 40
- 239000002184 metal Substances 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 239000002344 surface layer Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000006378 damage Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 22
- 238000011084 recovery Methods 0.000 description 11
- 230000002457 bidirectional effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 244000126211 Hericium coralloides Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Description
スイッチング電源では、オン・オフ回路における損失と高周波整流を行うダイオードの順電圧降下(以下、VFと称す)は電源の高効率化を達成する上で、できるだけ小さいことが望まれている。
SBDは、pn接合型ダイオード(以下、pnダイオードと称す)に比べ、低VFが実現でき電源回路の2次側整流部に多用されている。従来は、3.3V、5.0Vの出力用途(3.3V、5.0Vの出力電圧を出力するスイッチング電源)にそれぞれ30V、40Vの耐圧のSBDが用いられてきた。また、近年は従来200Vの耐圧クラスのpnダイオードが用いられてきた12V出力用途にも、150Vの耐圧クラスのSBDが使用され始めている。SBDを用いると、pnダイオードより耐圧クラスを下げられるのは、SBDを用いることで、逆回復特性が改善されて逆回復電流が小さくなり、SBDの逆回復時に発生するサージ電圧(素子自体で発生するサージ電圧)を低減できるからである。耐圧クラスを下げることで、SBDの基板の厚みを低減できて、低VF化を図ることができる。その結果、スイッチング電源の変換効率を向上させることができる。
また、バッテリー切換回路に用いるために、異種ダイオードを1チップ化した複合ダイオードが開示されており、この複合ダイオードは縦型のSBDと、これとは別領域に縦型のpnダイオードを形成されたものである(例えば、特許文献2)。
また、pnダイオードあるいはSBDより低いVFを有し、低損失で高速の整流素子として、SBDと横型MOSFETを1チップに並列接続して形成し、順方向電圧印加時にはその横型MOSFETをオンさせて順電流の通路とし、逆方向電圧印加時にはMOSFETをオフしてSBDの逆特性とする素子が開示されている(例えば、特許文献3)。
この発明の目的は、前記の課題を解決して、外来のサージ電圧と素子自体で発生するサージ電圧を共に抑制し、素子のサージ電圧破壊を防止できる半導体装置を提供することにある。
また、第1導電型の第1半導体層と、該第1半導体層の第1主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第1半導体層の表面層に形成された第2導電型の第2半導体層と、該第2半導体層と第2ショットキー接合を形成する第2バリアメタルと、前記第1バリアメタルと前記第2バリアメタルとに接続する第1主電極と、前記第1半導体層の第2主面と接続する第2主電極とを有する半導体装置であって、前記第1ショットキー接合のアバランシェ電圧より、前記第1半導体層と前記第2半導体層で形成されるpn接合のアバランシェ電圧の方が低い構成とする。
また、前記ショットキー接合と接し、該ショットキー接合の外周部の前記第1半導体層の表面層に第2導電型のガードリングを形成し、該ガードリングと前記第1半導体層で形成されるpn接合のアバランシェ電圧が、前記第1半導体層と前記第2半導体層からなるpn接合のアバランシェ電圧より高いとよい。
また、前記第1半導体層と前記第2半導体層で形成されるpn接合の直下となる前記第1半導体層の第2主面の表面層に第2導電型の第6半導体層を選択的に形成するとよい。
また、前記ガードリングの深さより前記第2半導体層の深さが深く、前記ガードリングの不純物濃度より前記第2半導体層の不純物濃度が高いとよい。
これらの素子部を同一半導体チップに形成することで、素子の小型化を図り、これを搭載した変換装置の小型化を図ることができる。
この半導体装置は、ガードリング構造を有するSBDに並列に縦型pnダイオードを配置した構造であり、SBD部1とpnダイオード部2と逆接ダイオード部29に分けられる。
SBD部1はn+ 層20、n- 層21、pガードリング22、酸化膜13、バリアメタル12、ショットキー接合26、アノード電極11、カソード電極10から構成される。
一方、pnダイオード部2はn+ 層20、n- 層21、p+ 層24、酸化膜13、アノード電極11a、カソード電極10から構成される。
また、逆接ダイオード部29は、pポリシリコン層27とnポリシリコン層28から構成される。この逆接ダイオード部29はpnダイオード部2に順電流が流れ込むのを防止する働きをし、その逆耐圧は数Vから10V程度あれば十分である。
また、逆接ダイオード部29を設けることで、順方向電圧印加時には、pnダイオード部2には順電流が流れないために、pnダイオード部2内に電荷の蓄積が生じない。そのため、逆回復特性はSBD部の逆特性となり、逆回復電流は極めて小さくなり、素子自体で発生するサージ電圧を小さくすることができるため、素子破壊を防止する効果をさらに高めることができる。
また、図示しないが、逆接ダイオード部29であるポリシリコンツェナーダイオードのpn接合を櫛の歯状に入り組んだ形状にすると、pn接合面の面積を大きくしてVFが下がり、pnダイオード部2のアバランシェ電流が大きくなった場合でも逆接ダイオード部29での電圧降下を小さく抑え、SBD部1に印加されるサージ電圧を低く抑えることができる。
図3は、図1とは異なる構成図であり、同図(a)は平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。図2と異なるのは、pnダイオード部2の外周全部にSBD部1を配置した点である。
図2、図3のどちらも、逆接ダイオード部29はSBD部1とpnダイオード部2の間に形成され、逆接ダイオード部29のnポリシリコン層28がSBD部1のアノード電極11と接続し、pポリシリコン層27がpnダイオード部2のアノード電極11aとそれぞれ接続する。
このp+ 層33の平面形状はストライプ状やドット状とする。また、p+ 層24とp+ 層33の間のn- 層21が、SBD部1の耐圧以下でパンチスルーするように、p+ 層24とp+ 層33とn- 層21のそれぞれの厚さ、不純物濃度を設定することで、pnダイオード部2の耐圧を制御することができる。この構造とすることで、第1実施例と同様の効果が得られる。
この双方向ツェナーダイオード部30の耐圧はpnポリシリコンの段数で制御できて、この段数を所定の段数とすることで、SBD部1の耐圧より低く設定することができる。この構成とすることで、第1実施例と同様の効果が得られる。
[参考例]
この素子の製造方法をつぎに説明する。n+ 半導体基板であるn+ 層51上にエピタキシャル成長層であるnドリフト層52を形成し、nドリフト層52の表面層にp+ ウェル層であるp+ 層53、n+ コンタクト層55を形成する。p+ 層53の表面層にn+ ソース層54を形成し、n+ ソース層54とnドリフト層52に挟まれたp+ 層24上にゲート酸化膜47を介してゲート電極42を形成する。p+ 層53同士に挟まれ、ゲート電極42が形成されない箇所のnドリフト層52上にバリアメタル12を形成し、ショットキー接合26を形成する。p+ 層53とn+ コンタクト層55に挟まれたnドリフト層52上に厚い酸化膜44を介して、pポリシリコン層27とnポリシリコン層28からなるクランプダイオード部45を形成する。ゲート電極42上に層間絶縁膜46を形成し、n+ ソース層54上にソース電極41を形成し、クランプダイオード部45のn+ カソード層となる端部のpポリシリコン層27上に補助電極48を形成し、クランプダイオード部45のp+ アノード層となる端部のnポリシリコン層28上に補助電極49を形成し、n+ 層40上にドレイン電極を形成する。ゲート電極42と補助電極49を接続し、またゲート電極42と外部回路の外部抵抗Rと接続し、外部抵抗RとグランドGNDと接続する。
また、クランプダイオード部45は、nドリフト層52の表面上の厚い酸化膜44上にお互いに逆に接続されたポリシリコンの直列ツェナーダイオードで形成される。
また、補助電極48はMOSFET部60のドレイン電極40とは、n+ コンタクト層55、nドリフト層52、n+ 層51の各半導体層を介して同電位になっているので、ドレイン電極40に印加されるサージ電圧が、逆方向直列ツェナーダイオードであるクランプダイオード部45のクランプ電圧以上になると、外部抵抗Rに電流Iが流れて、外部抵抗Rに電圧が発生する。この外部抵抗Rに発生した電圧はクランプ電圧を越えた分の電圧であり、この電圧がMOSFET部60のゲート電極42に印加され、MOSFET部60がオンして、サージ・エネルギーを吸収し、SBD部1に印加されるサージ電圧を防止する。
また、順方向電圧印加時に、MOSFET部60に正のゲート電圧42を印加して、nソース層54からnドレイン層40へ電流を流すと、SBD部1とMOSFET部60の双方に順電流が流れるためにVFをさらに低下させることができる。一方、この順電流による電荷蓄積は生じないので、逆回復電流は大きくならず、素子自体で発生するサージ電圧を抑制する効果はMOSFET部60をオフした場合と同じである。
2 pnダイオード部
10 カソード電極
11 アノード電極(SBD部)
11a アノード電極(pnダイオード部)
12、12a バリアメタル
13、44 酸化膜
20、31、51 n+ 層
21 n- 層
22 pガードリング
23 n+ チャネルストッパー層
24、33、53 p+ 層
25 pn接合
26、26a ショットキー接合
27 p+ ポリシリコン層
28 n+ ポリシリコン層
29 逆接ダイオード部(ポリシリコンツェナーダイオード)
29a 逆接ダイオード部(pnツェナーダイオード)
29b 逆接ダイオード部(ショットキーダイオード)
30 双方向ツェナーダイオード部
32 nガードリング
34、48、49 補助電極
40 ドレイン電極
41 エミッタ電極
42 ゲート電極
45 クランプダイオード部
46 層間絶縁膜
47 ゲート酸化膜
52 nドリフト層
54 n+ ソース層
55 n+ コンタクト層
60 MOSFET部
Claims (10)
- 第1導電型の第1半導体層と、該第1半導体層の第1主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第1半導体層の表面層に形成された第2導電型の第2半導体層と、前記ショットキー接合と前記第2半導体層の間の前記第1半導体層上に絶縁膜を介して形成される第2導電型の第4半導体層と第1導電型の第5半導体層からなる逆接ダイオードと、前記バリアメタルと接続する第1主電極と、前記第1半導体層の第2主面と接続する第2主電極とを有し、前記第2半導体層と前記第4半導体層とを接続し、前記バリアメタルと前記第5半導体層とを接続する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第1半導体層と前記第2半導体層で形成されるpn接合のアバランシェ電圧の方が低いことを特徴とする半導体装置。
- 第1導電型の第1半導体層と、該第1半導体層の第1主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第1半導体層の表面層に形成された第2導電型の第2半導体層と、該第2半導体層と該第2半導体層の表面層に形成する第1導電型の第3半導体層からなる逆接ダイオードと、前記バリアメタルと前記第3半導体層とに接続する第1主電極と、前記第1半導体層の第2主面と接続する第2主電極とを有する半導体装置であって、前記ショットキー接合のアバランシェ電圧より、前記第1半導体層と前記第2半導体層で形成されるpn接合のアバランシェ電圧の方が低いことを特徴とする半導体装置。
- 第1導電型の第1半導体層と、該第1半導体層の第1主面に選択的にショットキー接合を形成するバリアメタルと、該バリアメタルと離して、前記第1半導体層の表面層に形成された第2導電型の第2半導体層と、該第2半導体層と第2ショットキー接合を形成する第2バリアメタルと、前記第1バリアメタルと前記第2バリアメタルとに接続する第1主電極と、前記第1半導体層の第2主面と接続する第2主電極とを有する半導体装置であって、前記第1ショットキー接合のアバランシェ電圧より、前記第1半導体層と前記第2半導体層で形成されるpn接合のアバランシェ電圧の方が低いことを特徴とする半導体装置。
- 前記第1半導体層は第1導電型の半導体基板と、該半導体基板の第1主面にエピタキシャル成長層からなり、前記第2主電極は前記半導体基板の第2主面に形成されることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 前記ショットキー接合と接し、該ショットキー接合の外周部の前記第1半導体層の表面層に第2導電型のガードリングを形成し、該ガードリングと前記第1半導体層で形成されるpn接合のアバランシェ電圧が、前記第1半導体層と前記第2半導体層からなるpn接合のアバランシェ電圧より高いことを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第1半導体層と前記第2半導体層で形成されるpn接合の直下となる前記第1半導体層の第2主面の表面層に第2導電型の第6半導体層を選択的に形成することを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 前記絶縁膜を介して形成される半導体層がポリシリコンで形成されることを特徴とする請求項1に記載の半導体装置。
- 前記絶縁膜を介して形成される半導体層のpn接合が複数であることを特徴とする請求項1に記載の半導体装置。
- 前記絶縁膜を介して形成される半導体層のpn接合が、ツェナーダイオードであることを特徴とする請求項8に記載の半導体装置。
- 前記ガードリングの深さより前記第2半導体層の深さが深く、前記ガードリングの不純物濃度より前記第2半導体層の不純物濃度が高いことを特徴とする請求項5に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004271257A JP4899301B2 (ja) | 2004-09-17 | 2004-09-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004271257A JP4899301B2 (ja) | 2004-09-17 | 2004-09-17 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006086417A JP2006086417A (ja) | 2006-03-30 |
JP4899301B2 true JP4899301B2 (ja) | 2012-03-21 |
Family
ID=36164654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004271257A Expired - Fee Related JP4899301B2 (ja) | 2004-09-17 | 2004-09-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4899301B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104282732B (zh) | 2013-07-01 | 2017-06-27 | 株式会社东芝 | 半导体装置 |
JP6238854B2 (ja) * | 2014-08-06 | 2017-11-29 | 三菱電機株式会社 | 炭化珪素半導体装置 |
CN109950299A (zh) * | 2019-04-16 | 2019-06-28 | 成都方舟微电子有限公司 | 一种功率集成二极管芯片结构及其制作方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2692350B2 (ja) * | 1990-04-02 | 1997-12-17 | 富士電機株式会社 | Mos型半導体素子 |
JP3074736B2 (ja) * | 1990-12-28 | 2000-08-07 | 富士電機株式会社 | 半導体装置 |
US6049108A (en) * | 1995-06-02 | 2000-04-11 | Siliconix Incorporated | Trench-gated MOSFET with bidirectional voltage clamping |
-
2004
- 2004-09-17 JP JP2004271257A patent/JP4899301B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006086417A (ja) | 2006-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9653599B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP6080938B2 (ja) | トランジスタセルおよびエンハンスメントセルを有する半導体装置 | |
US10991822B2 (en) | Silicon carbide semiconductor device having a conductive layer formed above a bottom surface of a well region so as not to be in ohmic connection with the well region and power converter including the same | |
JP6304416B2 (ja) | 双方向素子、双方向素子回路および電力変換装置 | |
JP6119577B2 (ja) | 半導体装置 | |
JP3191747B2 (ja) | Mos型半導体素子 | |
US8581336B2 (en) | Power trench MOSFET rectifier | |
JP5098300B2 (ja) | 半導体装置およびその製造方法 | |
JP5182766B2 (ja) | 高耐圧半導体装置 | |
JP6415749B2 (ja) | 炭化珪素半導体装置 | |
CN111164762B (zh) | 肖特基二极管与mosfet的集成 | |
JP6416062B2 (ja) | 半導体装置 | |
US20100230774A1 (en) | Diode Having High Breakdown Voltage and Low on-Resistance | |
JP5011634B2 (ja) | 半導体装置およびその半導体装置を用いた双方向スイッチ素子 | |
JP6557925B2 (ja) | 半導体素子 | |
US20200020800A1 (en) | Semiconductor device and semiconductor circuit device | |
JP2008235590A (ja) | 半導体装置 | |
JP2008251925A (ja) | ダイオード | |
US9613951B2 (en) | Semiconductor device with diode | |
JP4899301B2 (ja) | 半導体装置 | |
JP4177229B2 (ja) | 半導体装置とその製造方法 | |
JP2013069750A (ja) | 半導体装置及びその製造方法 | |
US9917180B2 (en) | Trenched and implanted bipolar junction transistor | |
JP2005235985A (ja) | 半導体装置 | |
JP2013175607A (ja) | ショットキーバリアダイオード |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070416 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081106 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110222 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110421 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111021 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111206 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111219 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4899301 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |