JP6711102B2 - 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法 - Google Patents

Description

本発明は、絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法に関する。

炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などのワイドバンドギャップ半導体は、その高い絶縁破壊電界、高い熱伝導率などの優れた特性により、パワーデバイスへの応用が期待されている。特にＳｉＣはシリコン（Ｓｉ）と同様に、熱酸化により酸化膜を形成することが可能である。

ＳｉＣ半導体基板を用いたパワーデバイスの中でも縦型パワーＭＯＳＦＥＴは制御が容易なことから注目されている。ＳｉＣ縦型パワーＭＯＳＦＥＴの基本的な動作は、Ｓｉ縦型パワーＭＯＳＦＥＴの場合と変わりは無いが、ワイドバンドギャップ半導体では絶縁破壊電界が、４Ｈ−ＳｉＣで約１０倍、ＧａＮで約１１倍、ダイヤモンドで約１９倍と、Ｓｉに比較して高いため、ドリフト領域の不純物濃度を高く、厚さを薄くすることが可能となり、高い耐圧で低いオン抵抗を実現することが可能となる。

しかしＳｉＣデバイスの場合、同耐圧のＳｉデバイスに対し、ドリフト領域の濃度を高くできるメリットを生かそうとすると、ゲート−ドレイン間の容量が大きくなる。そしてドレイン電圧のｄＶ／ｄｔにより、ゲート−ドレイン間容量を介して電流が流れ、この電流によるゲートインピーダンスの電圧降下によって、ゲート電圧が上昇し、本来オフである状態にもかかわらずオンしてしまう、いわゆる誤オン状態が発生し易くなる。

この誤オンを防止するには、ゲートに負バイアスを印加することが有効であるが、負バイアス電源が別途必要で、制御回路のコストが上昇してしまう。また負バイアスを印加する場合、ＳｉＣ半導体を含む現状のワイドバンドギャップ半導体ＭＯＳＦＥＴでは、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｌｉｔｙ）により、しきい値が変動するなどの不具合が発生することが知られている。

そこで、負バイアスを印加しないで、誤オンを防止する有効な方法として、ゲート電圧のしきい値を大きくすることが考えられる。Ｓｉデバイスでは一般に、チャネル領域濃度を高濃度化したりゲート絶縁膜の膜厚を増加させたりして、しきい値を上昇させる。しかしＳｉＣデバイスの場合、しきい値を大きくするために、チャネル領域を高濃度化させたり、ゲート絶縁膜の膜厚を増加させたりすると、ゲート電圧の変化に対するドレイン電流の変化（相互コンダクタンス）すなわちゲインが低下してしまうという問題が生じる。

この点、ＳｉＣ基板においてゲート絶縁膜を酸化ケイ素（ＳｉＯ_２）膜及び酸化アルミニウム（Ａｌ_２Ｏ_３）膜等を積層した複合膜とする技術が開示されている（特許文献１〜４参照。）が、これらのゲート絶縁膜形成技術では、相互コンダクタンスの低下が考慮されていないため、単に膜厚を増加させることに近い効果だけに留まり、十分な解決手段とならない。

特開２０１３−１６２０７３号公報 特許第５１９７４７４号公報 特許第５０７２４８２号公報 特開２００９−０１６５３０号公報

本発明は上記した問題に着目して為されたものであって、相互コンダクタンスを低下させることなく、ゲートしきい値を大きくすることができる、炭化ケイ素を主電流の経路に用いた絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するために、本発明に係る絶縁ゲート型半導体装置のある態様は、炭化ケイ素からなる第１導電型のドレイン領域と、このドレイン領域の上に設けられた第１導電型のドリフト領域と、このドリフト領域の上部の一部に設けられた第２導電型のチャネル領域と、このチャネル領域の上部の一部に設けられた第１導電型のソース領域と、チャネル領域の上に設けられた第１の絶縁膜と、この第１の絶縁膜の上に設けられ、第１の絶縁膜よりもバンドギャップが小さな絶縁膜又は半導体膜からなる電子トラップ層と、電子トラップ層の上に設けられたゲート電極と、を備え、前記第１の絶縁膜は酸化シリコン膜であり、前記電子トラップ層は酸化アルミニウム膜であり、前記電子トラップ層の膜厚は５０ｎｍ以上１００ｎｍ以下であり、第１の絶縁膜を介してチャネル領域から電子トラップ層に電子を注入し、電子トラップ層の電子トラップに電子を捕獲させることを要旨とする。

また本発明に係る絶縁ゲート型半導体装置の製造方法のある態様は、炭化ケイ素のドレイン領域の上に、ドレイン領域より低濃度の第１導電型のドリフト領域を有する構造を用意する工程と、ドリフト領域の上部の一部に、第２導電型のチャネル領域を形成する工程と、チャネル領域の上部の一部に、第１導電型のソース領域を形成する工程と、チャネル領域の上に、酸化シリコン膜からなる第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、膜厚が５０ｎｍ以上１００ｎｍ以下の酸化アルミニウム膜からなる電子トラップ層を形成する工程と、電子トラップ層の上にゲート電極を形成する工程と、を含み、第１の絶縁膜を介してチャネル領域から電子トラップ層に電子を注入し、電子トラップ層の電子トラップに電子を捕獲させることを要旨とする。

従って本発明に係る絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法によれば、相互コンダクタンスを低下させることなく、ゲートしきい値を大きくすることができる、炭化ケイ素を主電流の経路に用いた絶縁ゲート型半導体装置及びその製造方法を提供することができる。

第１の実施の形態に係る半導体装置の要部の構成の概略を模式的に説明する断面図である。 図２（ａ）は図３（ｃ）の電子注入時における半導体装置と直流電源とが接続された状態を説明する回路図であり、図２（ｂ）は半導体装置とパルス電源とが接続された状態を説明する回路図である。 図１中のＡ−Ａ部分のエネルギーバンドの変化の状態を、図３（ａ）→図３（ｂ）→図３（ｃ）→図３（ｄ）→図３（ｅ）の順に従って模式的に説明する図である。 比較例に係る半導体装置の要部の構成の概略を模式的に説明する断面図である。 図５（ａ）は、第１比較例に係る半導体装置の特性の変化を模式的に説明するグラフ図であり、図５（ｂ）は、第２比較例に係る半導体装置の特性の変化を模式的に説明するグラフ図であり、図５（ｃ）は、第１実施例に係る半導体装置の特性の変化を模式的に説明するグラフ図である。 第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である（その１）。 第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である（その２）。 第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である（その３）。 第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である（その４）。 第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である（その５）。 本発明の第２の実施の形態に係る半導体装置の要部の構成の概略を模式的に説明する断面図である。 図１１中のＢ−Ｂ部分のエネルギーバンドの変化の状態を、図１２（ａ）→図１２（ｂ）の順に従って模式的に説明する図である。 本発明の第３の実施の形態に係る半導体装置の要部の構成の概略を模式的に説明する断面図である。 図１３中のＣ−Ｃ部分のエネルギーバンドの変化の状態を、図１４（ａ）→図１４（ｂ）の順に従って模式的に説明する図である。

以下に本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また本明細書及び添付図面においては、ｎ又はｐを冠した領域や層では、それぞれ電子又は正孔が多数キャリアであることを意味する。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。

（半導体装置の構造）
第１の実施の形態に係る半導体装置は、図１に示すように、高濃度のｎ型（ｎ^＋）の４Ｈ−ＳｉＣからなるドレイン領域１と、このドレイン領域１の上に設けられた低濃度のｎ型（ｎ⁻）のＳｉＣからなるドリフト領域２と、このドリフト領域２の上部の一部に設けられた、複数の高濃度のｐ型（ｐ^＋）のベース領域４ａ，４ｂと、を備える。

また第１の実施の形態に係る半導体装置は、ドリフト領域２の上部で、それぞれのベース領域４ａ，４ｂの上にベース領域４ａ，４ｂと接触するように設けられたｐ型のＳｉＣからなるチャネル領域３ａ，３ｂを備える。
また第１の実施の形態に係る半導体装置は、それぞれのチャネル領域３ａ，３ｂの内部の一部に選択的に設けられた高濃度のｎ型（ｎ^＋）のソース領域５ａ，５ｂと、チャネル領域３ａ，３ｂの内部にベース領域４ａ，４ｂの近傍に至るまで深く形成された高濃度のｐ型（ｐ^＋）のベースコンタクト領域６ａ，６ｂと、を備える。尚、ベースコンタクト領域６ａ，６ｂは、ベース領域４ａ，４ｂと接して設けられてもよい。

また第１の実施の形態に係る半導体装置は、チャネル領域３ａ，３ｂ上に設けられた第１の絶縁膜７ａと、この第１の絶縁膜７ａの上に設けられた、絶縁膜又は半導体を用いて構成した電子トラップ層７ｂと、この電子トラップ層７ｂの上に設けられたゲート電極８と、を備える。第１の絶縁膜７ａと電子トラップ層７ｂとの複合膜で、ゲート絶縁膜（７ａ，７ｂ）を構成している。

また第１の実施の形態に係る半導体装置は、ソース領域５ａとベースコンタクト領域６ａとを短絡するソース電極９ａと、ソース領域５ｂとベースコンタクト領域６ｂとを短絡するソース電極９ｂと、ドレイン領域１をなす半導体基板の下面（裏面）に設けられたドレイン電極１０と、を備える。

尚、図１中では、説明を分かり易くする目的で、半導体装置の表面付近の構造の一部を拡大して示す。また第１の絶縁膜７ａ及び電子トラップ層７ｂの、ゲート電極８の下側以外の領域及びゲート電極８の周囲の層間絶縁膜の図示を意図的に省略している。実際には図１０に示すように、層間絶縁膜１３がゲート電極８を囲むように設けられており、ゲート電極８、電子トラップ層７ｂ及び第１の絶縁膜７ａは、ドリフト領域２の表面上で、互いに対向するソース領域５ａ，５ｂの間に挟まれた区間に亘って形成されている。

ベース領域４ａ，４ｂは、チャネル領域３ａ，３ｂとドリフト領域２の間のｐｎ接合に、高い逆バイアスが印加された場合に、チャネル領域３ａ，３ｂがパンチスルーすることを防止する。
ゲート電極８は、第１の実施の形態に係る半導体装置においては、不純物元素が添加されたドープドポリシリコン（Ｐｏｌｙ−Ｓｉ）膜からなる。ゲート電極８は、Ｐｏｌｙ−Ｓｉ膜以外にも、タングステン（Ｗ）やモリブデン（Ｍｏ）等の高融点金属等を用いても構成できる。

ゲート絶縁膜（７ａ，７ｂ）の下層となる第１の絶縁膜７ａはＳｉＯ_２から成り、ドリフト領域２の表面、チャネル領域３ａ，３ｂの表面及びソース領域５ａ，５ｂとの表面すなわちＳｉＣとの界面側で、ＭＯＳＦＥＴの動作時に形成されるチャネル領域３ａ，３ｂの反転層に接触して、１０ｎｍ程度以上５０ｎｍ程度以下の比較的薄い厚みで形成されている。
またゲート絶縁膜（７ａ，７ｂ）の上層となる電子トラップ層７ｂは、Ａｌ_２Ｏ_３からなり、５０ｎｍ程度以上１００ｎｍ程度以下の比較的厚い厚みで形成されている。

図２は、第１の実施の形態に係る半導体装置１００のゲート電圧印加時の回路接続図で、ソースに対しゲートに通常の素子をオンするために必要な電圧以上の正の高い電圧を印加する方法を示している。図２（ａ）に示す様に直流電源１１を用いた直流（ＤＣ）的な印加であっても良いし、図２（ｂ）に示す様にパルス電源１２を用いたパルス的な印加（単発又は連続パルス印加）であっても良い。

またドレインは、図２（ａ）に示す様にソースと短絡しても良いし、図２（ｂ）に示す様にオープンにしても良いが、ソースに接続されたチャネル領域３ａ，３ｂ上に注入されれば良く、ドレインに接続された低濃度ｎ型ドリフト領域２上に注入する必要は必ずしも無く、ドレインオープンの方が酸化膜の信頼性の点からは望ましい。

（半導体装置の動作）
ソース電極９ａ，９ｂに対しゲート電極８に閾値以上の電圧を印加すると、ゲート電極８直下のチャネル領域３ａ，３ｂの表面に反転層が形成される。そしてソース電極９ａ，９ｂに対して正の電圧をドレイン電極１０に印加すると、ドレイン電極１０−ドレイン領域１−ドリフト領域２−チャネル領域３ａ表面の反転層−ソース領域５ａ−ソース電極９ａに至る主電流経路ができる。

また同時に、ドレイン電極１０−ドレイン領域１−ドリフト領域２−チャネル領域３ｂ表面の反転層−ソース領域５ｂ−ソース電極９ｂに至る主電流経路ができる。これらの経路によりドレイン電極１０からソース電極９ａ，９ｂへ電流が流れる。一方、ソース電極９ａ，９ｂに対しゲート電極８に閾値以下の電圧を印加すると、チャネル領域３ａ，３ｂ表面の反転層が消滅するため電流は流れない。

図３（ａ）〜（ｅ）は、図１のＡ−Ａ部におけるバンド図であり、図３（ａ）は、無バイアス時の状態でのチャネル領域３ａ、第１の絶縁膜７ａ、電子トラップ層７ｂ及びゲート電極８のバンド構造を示す。また図３（ｂ）は、ゲート電極８にＶｔｈ１の正電圧を印加し、反転層３１が形成された状態すなわちゲートしきい値状態のチャネル領域３ａ、第１の絶縁膜７ａ、電子トラップ層７ｂ及びゲート電極８のバンド構造を示す。

図３（ｃ）は、ゲート電極８にさらに大きな正の電圧を印加した場合で、反転層３１ができた状態でさらに大きな電圧Ｖｇｉを印加しても、反転層３１の電荷が増加するだけでＳｉＣ側のバンドの曲がりは大きく変化せず、殆どの電圧は第１の絶縁膜７ａと電子トラップ層７ｂに印加されている状態を表している。

ＳｉＯ_２に比較して誘電率が大きい電子トラップ層７ｂのＡｌ_２Ｏ_３部の電界強度は小さいため、比較的薄いＳｉＯ_２の第１の絶縁膜７ａであっても多くの電圧が印加される。このため、第１の絶縁膜７ａ中の強い電界により反転層３１中の電子が、図３（ｃ）中に符号Ｐを付した破線の円中に示したように、チャネル領域３ａの反転層３１から第１の絶縁膜７ａの伝導帯にトンネルし、電子トラップ層７ｂの伝導帯を経由して流れ、その一部が電子トラップ層７ｂの電子トラップ３２にトラップされる。

図３（ｄ）は、図３（ｃ）により、電子トラップ層７ｂの電子トラップ３２に多くの電子をトラップさせた状態で、ゲートバイアスを０（ゼロ）にした状態を示す。この状態は図３（ａ）の場合と比較して、電子トラップ層７ｂ内のトラップした電子の電荷の影響でＳｉＣのチャネル領域３ａのバンドの曲がりが小さくなっていることがわかる。

図３（ｅ）は、ゲート電圧として、チャネル領域３ａの表面に反転層３１を形成するための電圧Ｖｔｈ２を印加した場合で、もともとのチャネル領域３ａのバンドの曲がりが小さいため、Ｖｇ２＞Ｖｇ１の関係すなわちゲートしきい値が上昇することがわかる。

チャネル領域３ａと第１の絶縁膜７ａの界面に比較的深い電子トラップがある場合にも、同様にＶｔｈを上昇させることができるが、界面に電子がトラップされると、その電荷によるクーロン散乱によりチャネル移動度の低下が発生するが、第１の実施の形態に係る半導体装置ではトラップされた電荷は、チャネル領域３ａと第１の絶縁膜７ａの界面から第１の絶縁膜７ａの厚み分隔てて離れているため、チャネル移動度の低下が発生しない。電子トラップ層７ｂにＡｌ_２Ｏ_３を使用した場合はＡｌ_２Ｏ_３中にトラップされた電荷は、高温でもデトラップされないことが知られており、高温で使用可能であるＳｉＣへの適用に都合が良い。

第１の実施の形態に係る半導体装置では電子トラップ層７ｂとしてＡｌ_２Ｏ_３を使用した場合のバンド構造を示しているが、Ａｌ_２Ｏ_３以外でもＳｉＯ_２よりバンドギャップが狭く電子トラップの活性化エネルギーが大きな絶縁物であれば良い。
また電荷がチャネル領域３ａの表面に近いほど効果が大きいので、電子トラップ層７ｂのバルク内の電子トラップ３２が少なくても、第１の絶縁膜７ａとの界面に電子トラップが存在する絶縁物等でも良い。また膜中や第１の絶縁膜７ａとの界面に、負の固定電荷をもつ絶縁物等を使用しても同様の効果が得られる。

尚、電子を注入する過程で、第１の絶縁膜７ａ内の電子トラップにも電子がトラップされる可能性があるが、第１の絶縁膜７ａをＳｉＯ_２膜とした場合は、ＳｉＯ_２の電子トラップは、比較的小さな活性化エネルギーを持っているため、アニールにより除去が可能である。現状では通常ＳｉＣ素子の最高使用温度は１５０℃程度から２５０℃程度以下であるため、このような最高使用温度で十分な熱処理を行えばＳｉＯ_２等の比較的浅いトラップの電荷はデトラップされるため、使用時にしきい値が変動することを抑制できる。

次に、第１の実施の形態に係る半導体装置において、しきい値を大きくする際に考慮される電子の個数について説明する。しきい値上昇が求められる値ΔＶｔｈは、１Ｖより小さくては効果が十分でないため、１Ｖ程度以上のしきい値増加が必要で、最大でも１０Ｖ程度である。絶縁膜中の電荷によるしきい値変化ΔＶｔｈは、電子トラップ層７ｂの領域にのみ電荷が蓄積されるとし、ｔ_０，ε_０をそれぞれ第１の絶縁膜の厚さ、誘電率とし、ｔ_１，ε_１をそれぞれ電子トラップ層７ｂの厚さ、誘電率とした時にｔ_０が十分小さくｔ_０／ε_０がｔ_１／ε_１に比較して十分小さいとすると、単位面積に関して式（１）で表される。
ΔＶｔｈ＝Ｑ_１ｅｆｆ・ｔ_１／ε_１ ・・・（１）

ここでＱ_１ｅｆｆは単位面積当たりの実効電荷量である。よって単位面積当たりの実効電荷量Ｑ_１ｅｆｆは、式（１）を変形して、
Ｑ_１ｅｆｆ＝ΔＶｔｈ・ε_１／ｔ_１ ・・・（２）
で表される。

またＱ_１ｅｆｆは、電子トラップ層７ｂ中に電荷が均一に分布していると仮定して、総電荷量をＱとすると、式（３）で表される。
Ｑ_１ｅｆｆ＝Ｑ／２ ・・・（３）
よって総電荷量Ｑ_１は、式（３）を変形して、式（４）で表される。
Ｑ_１＝２・Ｑ_１ｅｆｆ ・・・（４）
すなわち１Ｖのしきい値増加に必要な単位面積あたりの電荷量である電荷Ｑ_１（１Ｖ）は、式（２）及び式（４）より、
Ｑ_１（１Ｖ）＝２ε_１／ｔ_１ ・・・（５）
となる。

またトラップされた電子の個数ｎ_１は、電子の素電荷ｑを用いて
ｎ_１（１Ｖ）＝Ｑ_１（１Ｖ）／ｑ＝２ε_１／（ｔ_１・ｑ） ・・・（６）
となる。また最大値１０Ｖのしきい値増に必要な電子の個数ｎ_１（１０Ｖ）は、式（６）を用いて、
ｎ_１（１０Ｖ）＝１０・ｎ_１（１Ｖ）＝２０ε_１／（ｔ_１・ｑ） ・・・（７）
で求められる。

第１の実施の形態に係る半導体装置では、このように電子トラップ層７ｂに捕獲させる電子の個数を考慮して、電子トラップ層７ｂの膜厚を制御して成膜し、この電子トラップ層７ｂを含めたゲート絶縁膜（７ａ，７ｂ）を構成することにより、相互コンダクタンスｇ_ｍを低下させることなく、ゲート電圧のしきい値を大きくすることができる。

（第１実施例）
第１実施例に係る半導体装置では、ｔ_１＝５０ｎｍ（５×１０^−６ｃｍ）、電子トラップ層７ｂのＡｌ_２Ｏ_３の比誘電率を９とする。
１Ｖのしきい値増加に必要な単位面積［ｃｍ^−２］あたりの電荷量である電荷Ｑ_１（１Ｖ）は、式（５）より、
Ｑ_１（１Ｖ）＝２・ε_１／ｔ_１＝２×９×８．８５×１０^−１４／（５×１０^−６）
≒３×１０^−７［Ｃ・ｃｍ^−２］
となる。

また電子の素電荷ｑを１．６０２×１０^−１９とすると、トラップされた電子の個数ｎ_１は、式（６）より、
ｎ_１＝Ｑ_１（１Ｖ）／ｑ≒２×１０^１２［ｃｍ^−２］
となり、これが第１実施例における、１Ｖのしきい値増に必要な単位面積［ｃｍ^−２］あたりの電子の個数となる。
一方、最大値１０Ｖのしきい値増に必要な電子の個数は、式（７）より、約２×１０^１３［ｃｍ^−２］となる。尚、ｔ_０が比較的大きく無視できない場合は必要な電荷量が増加するが、その値はｔ_０，ε_０，ｔ_１，ε_１から計算可能である。

（比較例）
図４に示した比較例に係る半導体装置は、ゲート電極８ｚとＳｉＣの表面の間に、図１に示した半導体装置の第１の絶縁膜７ａ及び電子トラップ層７ｂに替えて、ＳｉＯ_２からなる単層の酸化膜７ｚがゲート絶縁膜として設けられている、通常のＭＯＳＦＥＴである。図４に示した比較例に係る半導体装置のゲート絶縁膜をなす酸化膜７ｚ以外の構造については、図１に示した半導体装置における同じ名称及び符号を有するそれぞれの層と等価であるため、重複説明を省略する。

そして図４に示した比較例に係る半導体装置のチャネル領域３ａ，３ｂを高濃度化（ｐ→ｐ^＋）して、ゲートしきい値を増加させた、第１比較例に係る半導体装置の特性を、ゲート電圧Ｖｇとドレイン電流Ｉｄの関係を用いて、図５（ａ）のグラフ図中に模式的に示す。尚、図５中ではドレイン電流（Ｉｄ）の値は対数表示（ＬｏｇＩｄ）で表している。

図５（ａ）中では、高濃度化前の半導体装置の元の特性を（i）の軌跡で、またチャネル領域を高濃度化した第１比較例に係る半導体装置の特性を（ii）の軌跡でそれぞれ示す。（i）→（ii）への変化で示すように、通常のゲート絶縁膜を有する第１比較例に係る半導体装置のチャネル領域を高濃度化すると、ゲート電圧Ｖｇの変化率に対してドレイン電流Ｉｄの変化率が全体的に小さくなり、相互コンダクタンスｇ_ｍが低下することがわかる。これはチャネル領域の高濃度化により移動度が低下するためである。特にＳｉＣ素子ではバルクの移動度に対してＭＯＳＦＥＴのチャネル移動度が非常に低く、１２００Ｖ以上の高耐圧素子においてもチャネル抵抗がオン抵抗に与える影響が大きい。そこでチャネル領域の濃度を高くすると、移動度が低下し、ＳｉＣの低オン抵抗のメリットが低下する。このようにチャネル領域の高濃度化は、特性悪化を引き起こす。

また図４に示した比較例に係る半導体装置の酸化膜７ｚの膜厚を増加させて、ゲートしきい値を増加させた第２比較例に係る半導体装置の特性を、ゲート電圧Ｖｇとドレイン電流Ｉｄの関係を用いて、図５（ｂ）のグラフ図中に模式的に示す。図５（ｂ）中では、膜厚増加前の半導体装置の元の特性を（i）の軌跡で、また酸化膜７ｚの膜厚を増加させた第２比較例に係る半導体装置の特性を（iii）の軌跡でそれぞれ示す。

（i）→（iii）への変化で示すように、通常のゲート絶縁膜の構造を有する第２比較例に係る半導体装置の場合、膜厚が増加すると、ゲート電圧Ｖｇの変化率に対してドレイン電流Ｉｄの変化率が全体的に小さくなり相互コンダクタンスｇ_ｍが低下することがわかる。これは、酸化膜７ｚにかかる電圧分担が増加するためであり、チャネルモビリティの影響が無くても、相互コンダクタンスｇ_ｍの低下が生じてしまう。
このように、チャネル領域の高濃度化及びゲート絶縁膜の膜厚増加のいずれの方法を用いても、ゲートしきい値の増加は可能であるが、相互コンダクタンスｇ_ｍの低下を回避することはできない。

一方、ゲート絶縁膜を異なる材料を用いて複合化し、電子トラップ層７ｂに電子を注入した第１実施例に係る半導体装置の特性を、図５（ｃ）のグラフ図中に模式的に示す。図５（ｃ）中では、ゲートしきい値を増加させる前の図４に示した半導体装置の元の特性を（i）の軌跡で、また第１実施例に係る半導体装置の特性を（iｖ）の軌跡でそれぞれ示す。

（i）→（iｖ）への変化で示すように、第１実施例に係る半導体装置の場合、ゲート電圧Ｖｇの変化率に対してドレイン電流Ｉｄの変化率が追従し、相互コンダクタンスｇ_ｍは通常の半導体装置と略同じであった。よって第１実施例に係る半導体装置によれば、チャネル領域３ａ，３ｂの濃度の増加や、ゲート絶縁膜の膜厚の大幅な増加を行うことなくゲートしきい値を増加させ、半導体装置の相互コンダクタンスｇ_ｍを低下させずに望ましい特性を得られる。

＜半導体装置の製造方法＞
次に、第１の実施の形態に係る半導体装置の製造方法を、図６〜図１０を参照して例示的に説明する。まず、図６に示すように、例えば４Ｈ−ＳｉＣのｎ+型の半導体基板１_ｓｕｂを用意し、この半導体基板１_ｓｕｂの上面上に４Ｈ−ＳｉＣの単結晶層をエピタキシャル成長してｎ型のドリフト領域２を形成する。

そしてフォトリソグラフィ技術により選択イオン注入用のレジストマスクを形成し、ドリフト領域２の上部の一部に、例えばアルミニウム（Ａｌ）イオン等のｐ型を呈する不純物元素イオンを多段イオン注入法により注入し、注入後にレジストマスクを除去して所定の活性化処理を施し、ｐ^＋型のベース領域４ａ，４ｂを選択的に形成する。
次にベース領域４ａ，４ｂより不純物濃度の低いｐ型のチャネル領域３ａ，３ｂを形成する為にアルミニウム等のｐ型を呈する不純物元素イオンを含むエピタキシャル層３を形成する。

次に図７に示すようにフォトリソグラフィ技術により選択イオン注入用のレジストマスクを形成し、チャネル領域３ａ，３ｂの上部の一部に、ｐ型を呈する不純物元素イオンを、注入飛程がチャネル領域３ａ，３ｂの内部に留まるか、又はベース領域４ａ，４ｂの上面に届く程度になるように調整して多段イオン注入法により注入し、チャネル領域３ａ，３ｂより高不純物濃度のｐ^＋型のベースコンタクト領域６ａ，６ｂを選択的に形成する。残存したレジストマスクは剥離液又はアッシング等で除去する。

同様に、フォトリソグラフィ技術により選択イオン注入用のレジストマスクを形成し、エピタキシャル層３の一部に、窒素（Ｎ）、砒素（Ａｓ）や燐（Ｐ）等のｎ型を呈する不純物元素イオンを、エピタキシャル層３よりも注入飛程を浅くして多段イオン注入法により注入して、ｎ^＋型のソース領域５ａ，５ｂを形成する。

そして、同様に、ベース領域４ａ，４ｂの間上に位置するエピタキシャル層３に砒素（Ａｓ）や燐（Ｐ）等のｎ型を呈する不純物元素イオンを、多段イオン注入法により注入して、ｎ型の打ち返し領域２ａを形成する。このｎ型の打ち返し領域２ａをドリフト領域２よりも高不純物濃度とするとオン抵抗が低減できる。図７中には、図１で示したようなドリフト領域２の上部に、ドリフト領域２よりも高不純物濃度の打ち返し領域２ａが設けられた場合が例示されている。所定の活性化処理を施すことによりイオン注入領域を活性化して半導体基板１_ｓｕｂ上のドリフト領域２の表面構造を形成する。

次に図８に示すように、半導体基板１_ｓｕｂ上の表面構造上に、熱酸化処理によりＳｉＯ_２膜を積層して第１の絶縁膜７ａを形成する。次に、半導体基板１_ｓｕｂ上の表面構造上に、例えばＣＶＤ法等によりＡｌ_２Ｏ_３の導電性膜を成膜して電子トラップ層７ｂを形成する。

次に電子トラップ層７ｂの上に、不純物元素が添加されたドープドポリシリコン膜（ＤＯＰＯＳ膜）を成膜すると共に、このＤＯＰＯＳ膜を、フォトリソグラフィ技術及びエッチング技術等を用いて選択的に除去してパターニングし、図９に示すように、ゲート電極８のパターンを形成する。また同時に電子トラップ層７ｂもゲート電極８のエッチング用マスクを利用してパターニングする。

次に半導体基板１_ｓｕｂ上の表面構造上に、例えばＣＶＤ法等によりＳｉＯ_２膜を成膜して層間絶縁膜を形成する。
次に、フォトリソグラフィ技術により、ソースコンタクトホール開孔用のエッチングマスクを形成する。このエッチングマスクを用いて、ベースコンタクト領域６aとソース領域５ａの上部、及び、ベースコンタクト領域６ｂとソース領域５ｂの上部の層間絶縁膜及び第１の絶縁膜７ａを、反応性イオンエッチング（ＲＩＥ）等で除去する。

層間絶縁膜及び第１の絶縁膜７ａを選択的に除去したベースコンタクト領域６ａ、ソース領域５ａ、ベースコンタクト領域６ｂ及びソース領域５ｂの上に、例えばニッケル（Ｎｉ）等の導電性膜を成膜する。そしてこの導電性膜を図１０に示すようにパターニングしてソース電極９ａ，９ｂを、ソース領域５ａ，５ｂに接触するように形成する。

また半導体基板１_ｓｕｂの下面側を、図１０に示すように化学的機械研磨（ＣＭＰ）して厚みを減じ、ドレイン領域１を形成する。そしてドレイン領域１の表面にＮｉ等の導電性膜を成膜し、この導電性膜をパターニングしてドレイン電極１０を形成する。尚、図示を省略しているが、層間絶縁膜１３上とニッケルのソース電極９ａ，９ｂ上の全面にチタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びチタン（Ｔｉ）からなる多層のバリアメタルが設けられ更にアルミニウムの電極が設けられることにより、ソース電極の表面側電極とすることができる。

そして所定のアニール等の処理を施した後、アルミニウムの表面側電極の周囲に、図示を省略するＳｉＯ_２膜やパッシベーション膜等を積層する。そして複数のチップにダイシングして分割した後、それぞれのチップをリードフレーム上に搭載してパッケージする。以上の図６〜図１０を参照して説明した一連の工程により、第１の実施の形態に係るＭＯＳＦＥＴを製造することができる。

第１の実施の形態に係る半導体装置の製造方法によれば、ゲート電極８の下に電子トラップ層７ｂを含み、互いに異なる材料からなる層を複合化したゲート絶縁膜（７ａ，７ｂ）を形成することにより、相互コンダクタンスｇ_ｍの低下を引き起こすことなく、ゲートしきい値を大きくした半導体装置を製造することができる。
尚、図６〜図１０では、半導体基板１_ｓｕｂの上にドリフト領域２をなす単結晶層をエピタキシャル成長する場合を示したが、これに限定されるものではない。例えばｎ⁻のＳｉＣ基板の大部分をドリフト領域２として用い、ＳｉＣ基板の下面にｎ^＋型の不純物添加領域をイオン注入等により形成してドレイン領域１としてもよい。

＜第２の実施の形態＞
図１１に示す第２の実施の形態に係る半導体装置は、第１の絶縁膜７ａの上の電子トラップ層７ｂとゲート電極８との間に、ＳｉＯ_２からなる第２の絶縁膜７ｃが積層されている点が、図１に示した第１の実施の形態に係る半導体装置と異なる。すなわち第２の実施の形態に係る半導体装置は、ゲート電極８とチャネル領域３ａ，３ｂの間に、第１の絶縁膜７ａ、電子トラップ層７ｂ及び第２の絶縁膜７ｃの３層で複合的に形成されたゲート絶縁膜（７ａ，７ｂ，７ｃ）を有する。
第２の実施の形態に係る半導体装置の、ゲート絶縁膜（７ａ，７ｂ，７ｃ）以外の構造については、第１の実施の形態に係る半導体装置における同じ名称及び符号を有するそれぞれの層と等価であるため、重複説明を省略する。

第２の実施の形態に係る半導体装置の場合、Ａｌ_２Ｏ_３からなる電子トラップ層７ｂの電子トラップが高温で、Ａｌ_２Ｏ_３の伝導帯に励起されたとしても、バンドギャップの大きいＳｉＯ_２に厚み方向で囲まれているため、電子は容易にゲート電極８やＳｉＣ側に抜け出すことができず、半導体装置をより高い温度まで使用することができる。

また電子トラップ層７ｂは、厚み方向でＳｉＯ_２に囲まれていることにより、深い電子トラップを有する物質である必要性はなく、ＳｉＯ_２よりバンドギャップの小さい、より正確には伝導帯側のＳｉＯ_２に対するバンドオフセットが負の絶縁膜、例えば窒化物を含む窒化珪素（Ｓｉ_ｘＮ_ｙ）膜であっても良い。

また第２の実施の形態に係る半導体装置では第１の絶縁膜７ａ及び第２の絶縁膜７ｃをＳｉＯ_２としたが、電子トラップ層７ｂに対する伝導帯側のバンドオフセットが正となる絶縁膜であれば、ＳｉＯ_２ではなくても良く、第１の絶縁膜７ａ及び第２の絶縁膜７ｃは互いに異なる絶縁体が用いられて良い。但し、第１の絶縁膜７ａはＳｉＣに対する伝導帯側のバンドオフセットが大きい絶縁膜である方が、通常使用時のトンネル電流による酸化膜の劣化が小さく、信頼性的に有利である。

図１２に、図１１中のＢ−Ｂ部における負電荷注入前後のチャネル領域３ａ、第１の絶縁膜７ａ、電子トラップ層７ｂ及びゲート電極８のバンド図を示す。第２の実施の形態に係る半導体装置においても、図３の場合と同様に、負電荷注入により、ＳｉＣ側のバンドの曲がりが減少し、ゲートしきい値が増加することがわかる。尚、第２実施例における負電荷の注入時の接続図は、図２の場合と同様である。

第２の実施の形態に係る半導体装置においても、しきい値上昇が求められる値ΔＶｔｈは、１Ｖより小さくては効果が十分でないため、１Ｖ程度以上のしきい値増加が必要で、最大でも１０Ｖ程度である。
第２の実施の形態に係る半導体装置の場合、しきい値変化ΔＶｔｈは、３層構造の中央の電子トラップ層７ｂの膜厚を無視し、第１の実施例の場合と同様ｔ_０が十分小さくｔ_０／ε_０がｔ_１／ε_１に比較して十分小さいとして無視すると、最上層の第２の絶縁膜７ｃの膜厚をｔ_２とすると、単位面積に関して、式（１）と同様に式（８）で表される。
ΔＶｔｈ＝Ｑ_２ｅｆｆ・ｔ_２／ε_２ ・・・（８）

ここでε_２は第２の絶縁膜７ｃの誘電率である。よって単位面積当たりの実効電荷量Ｑ_２ｅｆｆは、式（８）を変形して、式（９）で表される。
Ｑ_２ｅｆｆ＝ΔＶｔｈ・ε_２／ｔ_２ ・・・（９）

但し、単位面積当たりの実効電荷量Ｑ_２ｅｆｆは、電荷がＡｌ_２Ｏ_３部の電子トラップ層７ｂに集中して蓄積されていると仮定して、総電荷量Ｑ_２に等しく、
Ｑ_２ｅｆｆ＝Ｑ_２ ・・・（１０）
とする。
すなわち１Ｖのしきい値増加に必要な単位面積あたりの電荷量である電荷Ｑ_２（１Ｖ）は、式（９）及び式（１０）より、
Ｑ_２（１Ｖ）＝ε_２／ｔ_２ ・・・（１１）
となる。

またトラップされた電子の個数ｎ_２は、電子の素電荷ｑを用いて
ｎ_２（１Ｖ）＝Ｑ_２（１Ｖ）／ｑ＝ε_２／（ｔ_２・ｑ） ・・・（１２）
となる。また最大値１０Ｖのしきい値増に必要な電子の個数ｎ_２（１０Ｖ）は、式（１２）を用いて、
ｎ_２（１０Ｖ）＝１０・ｎ_２（１Ｖ）＝１０ε_２／（ｔ_２・ｑ） ・・・（１３）
で求められる。

第２の実施の形態に係る半導体装置では、このように電子トラップ層７ｂに捕獲させる電子の個数を考慮して、電子トラップ層７ｂの膜厚を制御して成膜し、この電子トラップ層７ｂを含めたゲート絶縁膜（７ａ，７ｂ，７ｃ）を構成することにより、第１の実施の形態に係る半導体装置の場合と同様に、相互コンダクタンスｇ_ｍを低下させることなく、ゲート電圧のしきい値を大きくすることができる。

（第２実施例）
第２実施例に係る半導体装置では、ｔ_２＝５０ｎｍ（５×１０^−６ｃｍ）、第２の絶縁膜７ｃのＳｉＯ_２の比誘電率を３．９とする。１Ｖのしきい値増加に必要な単位面積［ｃｍ^−２］あたりの電荷量である電荷Ｑ_２（１Ｖ）は、式（１１）より、
Ｑ_２（１Ｖ）＝ε_２／ｔ_２＝３．９×８．８５×１０^−１４／（５×１０^−６）
≒７×１０^−８［Ｃ・ｃｍ^−２］
となる。

電子の素電荷ｑを１．６０２×１０^−１９とすると、トラップされた電子の個数ｎ_２は、式（１２）より、
ｎ_２＝Ｑ_２（１Ｖ）／ｑ≒４×１０^１１［ｃｍ^−２］
となり、これが第２実施例における、１Ｖのしきい値増に必要な単位面積［ｃｍ^−２］あたりの電子の個数となる。一方、最大値１０Ｖのしきい値増に必要な電子の個数は、式（１３）より、約４×１０^１２［ｃｍ^−２］となる。尚、実施例１と同様ｔ_０が比較的大きく無視できない場合は必要な電荷量が増加するが、その値はｔ_０，ε_０，ｔ_２，ε_２から計算可能である。

＜第３の実施の形態＞
図１３の断面図に示す第３の実施の形態に係る半導体装置は、第１の絶縁膜７ａの上に、フローティングゲート電極である電子トラップ層８ａが積層され、さらに電子トラップ層８ａの上に、ＳｉＯ_２からなる第２の絶縁膜７ｄが形成され積層されている点が、図１に示した第１の実施の形態に係る半導体装置と異なる。すなわち第３の実施の形態に係る半導体装置のゲート絶縁膜（７ａ，８ａ，７ｄ）は、第１の絶縁膜７ａ、電子トラップ層８ａ及び第２の絶縁膜７ｄの３層で複合的に形成されている。

電子トラップ層８ａは、例えばｎ型のドープドポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成できる。第３の実施の形態に係る半導体装置の、ゲート絶縁膜（７ａ，８ａ，７ｄ）以外の構造については、第１及び第２の実施の形態に係る半導体装置における同じ名称及び符号を有するそれぞれの層と等価であるため、重複説明を省略する。

第３の実施の形態に係る半導体装置の場合、チャネル領域３ａ，３ｂと第１の絶縁膜７ａとのバンドオフセットは、電子トラップ層８ａと第１の絶縁膜７ａとのバンドオフセットより小さいため、電子は導電性を有する電子トラップ層８ａに、比較的容易に注入され蓄積される。第３の実施の形態に係る半導体装置においても、第２の実施の形態に係る半導体装置の場合と同様に、電子トラップ層８ａの電子トラップが、バンドギャップの大きいＳｉＯ_２に囲まれているため、電子は容易に電子トラップ層８ａから抜け出すことができず、半導体装置をより高い温度まで使用することができる。

図１４に、図１３中のＣ−Ｃ部におけるチャネル領域３ａ、第１の絶縁膜７ａ、電子トラップ層７ｂ及びゲート電極８のバンド図を示す。第３の実施の形態に係る半導体装置においても、図３の場合と同様に、負電荷注入により、チャネル領域３ａ側のバンドの曲がりが減少し、ゲートしきい値が増加することがわかる。尚、第３の実施の形態に係る半導体装置における負電荷の注入時の接続図は、図２の場合と同様である。

第３の実施の形態に係る半導体装置においても、しきい値上昇が求められる値ΔＶｔｈは、１Ｖより小さくては効果が十分でないため、１Ｖ程度以上のしきい値増加が必要で、最大でも１０Ｖ程度である。
第３の実施の形態に係る半導体装置の場合、第２の実施の形態に係る半導体装置の場合と同様に、しきい値変化ΔＶｔｈは、電子トラップ層８ａの膜厚を無視し、第１の実施例の場合と同様ｔ_０が十分小さくｔ_０／ε_０がｔ_１／ε_１に比較して十分小さいとして無視すると、第２の絶縁膜７ｄの膜厚をｔ_３とすると、単位面積に関して式（８）と同様に、式（１４）で表される。
ΔＶｔｈ＝Ｑ_３ｅｆｆ・ｔ_３／ε_３ ・・・（１４）

ここでε_３は第２の絶縁膜７ｄの誘電率である。よって単位面積当たりの実効電荷量Ｑ_３ｅｆｆは、式（１４）を変形して、式（１５）で表される。
Ｑ_３ｅｆｆ＝ΔＶｔｈ・ε_３／ｔ_３ ・・・（１５）

また単位面積当たりの実効電荷量Ｑ_３ｅｆｆは、第２の実施の形態に係る半導体装置の場合と同様に、電荷が電子トラップ層８ａに集中して蓄積されていると仮定して、総電荷量Ｑ_３に等しく、
Ｑ_３ｅｆｆ＝Ｑ_３ ・・・（１６）
とする。
すなわち１Ｖのしきい値増加に必要な単位面積あたりの電荷量である電荷Ｑ_３（１Ｖ）は、式（１５）及び式（１６）より、
Ｑ_３（１Ｖ）＝ε_３／ｔ_３ ・・・（１７）
となる。

またトラップされた電子の個数ｎ_１は、電子の素電荷ｑを用いて
ｎ_３（１Ｖ）＝Ｑ_３（１Ｖ）／ｑ＝ε_３／（ｔ_３・ｑ） ・・・（１８）
となる。また最大値１０Ｖのしきい値増に必要な電子の個数ｎ_３（１０Ｖ）は、式（１８）を用いて、
ｎ_３（１０Ｖ）＝１０・ｎ_３（１Ｖ）＝ε_３／（ｔ_３・ｑ） ・・・（１９）
で求められる。

第３の実施の形態に係る半導体装置では、このように電子トラップ層８ａに捕獲させる電子の個数を考慮して、電子トラップ層８ａの膜厚を制御して成膜し、この電子トラップ層８ａを含めたゲート絶縁膜（７ａ，８ａ，７ｄ）を構成することにより、第１及び第１の実施の形態に係る半導体装置の場合と同様に、相互コンダクタンスｇ_ｍを低下させることなく、ゲート電圧のしきい値を大きくすることができる。

（第３実施例）
第３実施例に係る半導体装置では、ｔ_３＝５０ｎｍ（５×１０^−６ｃｍ）、第２の絶縁膜７ｄのＳｉＯ_２の比誘電率を３．９とする。１Ｖのしきい値増加に必要な単位面積［ｃｍ^−２］あたりの電荷量である電荷Ｑ_３（１Ｖ）は、式（１７）より、
Ｑ_３（１Ｖ）＝ε_３／ｔ_３＝３．９×８．８５×１０^−１４／（５×１０^−６）
≒７×１０^−８［Ｃ・ｃｍ^−２］
となる。

電子の素電荷ｑを１．６０２×１０^−１９とすると、トラップされた電子の個数ｎ_３は、式（１８）より、
ｎ_３＝Ｑ_３（１Ｖ）／ｑ≒４×１０^１１［ｃｍ^−２］
となり、これが第３実施例における、１Ｖのしきい値増に必要な単位面積［ｃｍ^−２］あたりの電子の個数となる。一方、最大値１０Ｖのしきい値増に必要な電子の個数は、式（１９）より、約４×１０^１２［ｃｍ^−２］となる。尚、実施例１、２と同様ｔ_０が比較的大きく無視できない場合は必要な電荷量が増加するが、その値はｔ_０，ε_０，ｔ_３，ε_３から計算可能である。

（その他の実施の形態）
本発明は上記の開示した第１〜第３の実施の形態及び第１〜第３実施例によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。

例えば上記の第１〜第３の実施の形態では、絶縁ゲート型半導体装置としてＭＯＳＦＥＴの場合を例示したが、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）でも構わない。すなわち例えば図１中に示したｎ型のドレイン領域１の下にｐ型の半導体領域を設ける、或いはドレイン領域１をｐ型とした半導体装置とすることもできる。以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明は、特にインバータ、スイッチング電源等に使用されるワイドバンドギャップ材料を用いたパワー半導体装置、特に絶縁ゲート型半導体装置に適用して有効である。

１ 半導体基板（ドレイン領域）
２ ドリフト領域
２ａ 打ち返し領域
３ エピタキシャル層
３ａ，３ｂ チャネル領域
４ａ，４ｂ ベース領域
５ａ，５ｂ ソース領域
６ａ，６ｂ ベースコンタクト領域
７ａ 第１の絶縁膜
７ｂ 電子トラップ層
７ｃ，７ｄ 第２の絶縁膜
７ｚ 酸化膜
８，８ｚ ゲート電極
８ａ 電子トラップ層
９ａ，９ｂ ソース電極
１０ ドレイン電極
１１ 直流電源
１２ パルス電源
１３ 層間絶縁膜
２０ａ，２０ｂ フォトレジスト
３１ 反転層
３２ 電子トラップ
１００ 半導体装置

Claims (5)

1. 炭化ケイ素からなる第１又は第２導電型のドレイン領域と、
   前記ドレイン領域の上に設けられた第１導電型のドリフト領域と、
   該ドリフト領域の上部の一部に設けられた第２導電型のチャネル領域と、
   該チャネル領域の上部の一部に設けられた第１導電型のソース領域と、
   前記チャネル領域の上に設けられた第１の絶縁膜と、
   該第１の絶縁膜の上に設けられ、前記第１の絶縁膜よりもバンドギャップが小さな絶縁膜又は半導体膜からなる電子トラップ層と、
   前記電子トラップ層の上に直接設けられたゲート電極と、を備え、
   前記第１の絶縁膜は酸化シリコン膜であり、前記電子トラップ層は膜厚が５０ｎｍ以上１００ｎｍ以下の酸化アルミニウム膜であり、
   前記第１の絶縁膜を介して前記チャネル領域から前記電子トラップ層に電子を注入し、前記電子トラップ層のバルク内又は前記第１の絶縁膜との界面に設けられている電子トラップに前記電子を捕獲させることを特徴とする絶縁ゲート型半導体装置。
2. 前記電子トラップ層に捕獲される電子によるしきい値シフトが１Ｖ以上１０Ｖ以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
3. 炭化ケイ素のドレイン領域の上に、前記ドレイン領域より低濃度の第１導電型のドリフト領域を有する構造を用意する工程と、
   前記ドリフト領域の上部の一部に、第２導電型のチャネル領域を形成する工程と、
   前記チャネル領域の上部の一部に、第１導電型のソース領域を形成する工程と、
   前記チャネル領域の上に、酸化シリコン膜からなる第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜の上に、膜厚が５０ｎｍ以上１００ｎｍ以下の酸化アルミニウム膜からなる電子トラップ層を形成する工程と、
   前記電子トラップ層の上にゲート電極を直接形成する工程と、
   を含み、
   前記第１の絶縁膜を介して前記チャネル領域から前記電子トラップ層に電子を注入し、前記電子トラップ層のバルク内又は前記第１の絶縁膜との界面に設けられている電子トラップに前記電子を捕獲させることを特徴とする絶縁ゲート型半導体装置の製造方法。
4. 前記電子トラップに前記電子を捕獲させる工程の後に熱処理によって、前記電子トラップ層の電子トラップより浅いトラップを有する層の電子をデトラップさせることを特徴とする請求項３に記載の絶縁ゲート型半導体装置の製造方法。
5. 前記電子トラップに電子を捕獲させる工程の後に熱処理を１５０℃以上２５０℃以下で行うことを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。

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