JPS6015960A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6015960A JPS6015960A JP12324483A JP12324483A JPS6015960A JP S6015960 A JPS6015960 A JP S6015960A JP 12324483 A JP12324483 A JP 12324483A JP 12324483 A JP12324483 A JP 12324483A JP S6015960 A JPS6015960 A JP S6015960A
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- polycrystalline silicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＣＲ時定数回路を含む半導体装置に係り、特に
製造バラツキによるＣＲ，時定数の変動を小さくした半
導体ＣＲ時定数装置に関する。
製造バラツキによるＣＲ，時定数の変動を小さくした半
導体ＣＲ時定数装置に関する。
半導体技術でＣＦＬ回路を構成する場合の製造工程を第
１図に示す。第１図（ａ）は、Ｐ形基板１にＮ形埋込層
２を形成した後に、Ｎ形エピ層３を形成し、Ｐ形分離層
４を形成し、その後ｎｐｎ ）ランジスタのベースおよ
び抵抗ＲとなるＰ膨拡散層５を形成した後の断面構造を
示している。図中、６は酸化膜である。その後、（ｂ）
図にボずように、ｎｐｎ ）ランジスタのエミッタおよ
び容４６． Ｃの一方の電極となるＮ膨拡散層７を形成
する。その後（Ｃ）図に示すように金属８で電極および
配線を行って完成する。このように、全域電極８、酸化
膜６、Ｎ膨拡散層７より形成される容量Ｃと、Ｐ膨拡散
層５ ＶＣＬり形成芒れる抵抗ＲによってＣＲ時定数回
路が構成される。
１図に示す。第１図（ａ）は、Ｐ形基板１にＮ形埋込層
２を形成した後に、Ｎ形エピ層３を形成し、Ｐ形分離層
４を形成し、その後ｎｐｎ ）ランジスタのベースおよ
び抵抗ＲとなるＰ膨拡散層５を形成した後の断面構造を
示している。図中、６は酸化膜である。その後、（ｂ）
図にボずように、ｎｐｎ ）ランジスタのエミッタおよ
び容４６． Ｃの一方の電極となるＮ膨拡散層７を形成
する。その後（Ｃ）図に示すように金属８で電極および
配線を行って完成する。このように、全域電極８、酸化
膜６、Ｎ膨拡散層７より形成される容量Ｃと、Ｐ膨拡散
層５ ＶＣＬり形成芒れる抵抗ＲによってＣＲ時定数回
路が構成される。
しかし、製造工程での種々のバラツキにより、容量Ｃお
よび抵抗Ｒ＆よその値が質化する。例えば第１図に示し
た容量Ｃ１抵抗Ｒは、酸化膜厚をｄ。
よび抵抗Ｒ＆よその値が質化する。例えば第１図に示し
た容量Ｃ１抵抗Ｒは、酸化膜厚をｄ。
電極長さ’ｃＬｃ、拡散層５の巾ｋ Ｗ ＋長さをＬＲ
とし、バラン・？による変動をΔで表わすと、その容量
値Ｃ：Ｉ）−よび抵抗値Ｒは、 ＣｏｃＬｃ２（１＋ΔＬｃ１２／ｄ（１＋Δｄ ｌ −
（１）Ｒｃｙ：ＬＲ（１＋ΔＬＲ）／Ｗ（１＋Δｗ）
＝−（２）となりＣＲ時定数は、（１）、 （２）より
ＣＲｃ）ＣＬ♂Ｌ＊ｆｌ＋ΔＬｃ）”ｆｌ＋ΔＬｍ）／
（ｄ ” （１→−Δｄ）は＋ΔＷ））・・・（３） となる。ここで容量Ｃおよび抵抗Ｒは独立に製造される
ために、ΔＬｃ＋ΔＬＲ，Δｄ、ΔＷはそれぞれ独立に
変化する。このため（ｊｔ時定数の変動は非常に大きく
なるという欠点がｂシ、高り度なＣＲ時定数回路を必要
とするアナログフィルり回路等の実現が非常に困難であ
った。
とし、バラン・？による変動をΔで表わすと、その容量
値Ｃ：Ｉ）−よび抵抗値Ｒは、 ＣｏｃＬｃ２（１＋ΔＬｃ１２／ｄ（１＋Δｄ ｌ −
（１）Ｒｃｙ：ＬＲ（１＋ΔＬＲ）／Ｗ（１＋Δｗ）
＝−（２）となりＣＲ時定数は、（１）、 （２）より
ＣＲｃ）ＣＬ♂Ｌ＊ｆｌ＋ΔＬｃ）”ｆｌ＋ΔＬｍ）／
（ｄ ” （１→−Δｄ）は＋ΔＷ））・・・（３） となる。ここで容量Ｃおよび抵抗Ｒは独立に製造される
ために、ΔＬｃ＋ΔＬＲ，Δｄ、ΔＷはそれぞれ独立に
変化する。このため（ｊｔ時定数の変動は非常に大きく
なるという欠点がｂシ、高り度なＣＲ時定数回路を必要
とするアナログフィルり回路等の実現が非常に困難であ
った。
本発明の目的はＣＲ時定数回路におけるＣＲ値のばらつ
きｆ：ｌ」・さくできる半導体装置を提供することにあ
る。
きｆ：ｌ」・さくできる半導体装置を提供することにあ
る。
ＣＲ時定数は容量値Ｃおよび抵抗値Ｒの変動により変化
する。したがって、ＣＢ時定数を一定にするには、容量
値Ｃが大きくなった場合には抵抗値Ｒを小さくし、容量
値Ｃが小さくなった場合には抵抗値Ｒを大きくすればよ
い、 〔発明の実施例〕 以下、本発明の一実施例を第２図により説明する。第２
図は本発明の製造工程を示すものでめシ以下１＠に説明
する。半導体基板１の上に酸化膜１０を形成し、次に厚
さＨの多結晶シリコン層２０を堆積させて図（ａ）の構
造とする。次に多結晶シリコン２０のパターニングを行
い図（ｂ）の構造とする。ここで、多結晶シリコンの比
抵抗を調節するためにイオン打込等により不純物をドー
プしてもよい。次に容量の一方の電極とする部分と抵抗
のコンタクト部分とする多結晶シリコンイオン打込等に
より不純物をドープして、低抵抗の多結晶シリコン２１
を形成して図（Ｃ）の構造とする。次に、多結晶シリコ
ンの保護膜および容量の誘電体となる酸化膜を形成する
ために、多結晶シリコンを酸化し、厚さｄの酸化膜３０
を形成して図（ｄ）の構造とする。このとき、多結晶シ
リコンの厚さＨ′はるだめに選択的に酸化膜を除去し、
次に金属電極４０を形成して図（ｅ）の構造とする。こ
の工程で本発明は完成する。このときの平面図を図（ｆ
）に、等価回路を図（ｇ）に示す。容量Ｃは、金属電極
４０、酸化膜３０、多結晶シリコン２１により形成され
、製造時のバラツキをΔで表わすと、その容量値Ｃは、 ｃ＝ｃｗ２ｔ：ｔ＋ΔＷ）２／ｄ（１＋Δｄ） ・・・
（４）となる。
する。したがって、ＣＢ時定数を一定にするには、容量
値Ｃが大きくなった場合には抵抗値Ｒを小さくし、容量
値Ｃが小さくなった場合には抵抗値Ｒを大きくすればよ
い、 〔発明の実施例〕 以下、本発明の一実施例を第２図により説明する。第２
図は本発明の製造工程を示すものでめシ以下１＠に説明
する。半導体基板１の上に酸化膜１０を形成し、次に厚
さＨの多結晶シリコン層２０を堆積させて図（ａ）の構
造とする。次に多結晶シリコン２０のパターニングを行
い図（ｂ）の構造とする。ここで、多結晶シリコンの比
抵抗を調節するためにイオン打込等により不純物をドー
プしてもよい。次に容量の一方の電極とする部分と抵抗
のコンタクト部分とする多結晶シリコンイオン打込等に
より不純物をドープして、低抵抗の多結晶シリコン２１
を形成して図（Ｃ）の構造とする。次に、多結晶シリコ
ンの保護膜および容量の誘電体となる酸化膜を形成する
ために、多結晶シリコンを酸化し、厚さｄの酸化膜３０
を形成して図（ｄ）の構造とする。このとき、多結晶シ
リコンの厚さＨ′はるだめに選択的に酸化膜を除去し、
次に金属電極４０を形成して図（ｅ）の構造とする。こ
の工程で本発明は完成する。このときの平面図を図（ｆ
）に、等価回路を図（ｇ）に示す。容量Ｃは、金属電極
４０、酸化膜３０、多結晶シリコン２１により形成され
、製造時のバラツキをΔで表わすと、その容量値Ｃは、 ｃ＝ｃｗ２ｔ：ｔ＋ΔＷ）２／ｄ（１＋Δｄ） ・・・
（４）となる。
一方、抵抗Ｒけ多結晶シリコンの厚さＨ′と巾Ｗ′によ
り決定される。ここでＨ’＝Ｈ−ｄ／２という関係があ
るので、製造時のバラツキをΔで表わすと、その抵抗値
は、 Ｒ，ｏｃ １／ｗ ’ Ｉ １＋Δｗ’）・（Ｈ−−ｄ
（１＋Δｄ）ｌ ・（５）となる。
り決定される。ここでＨ’＝Ｈ−ｄ／２という関係があ
るので、製造時のバラツキをΔで表わすと、その抵抗値
は、 Ｒ，ｏｃ １／ｗ ’ Ｉ １＋Δｗ’）・（Ｈ−−ｄ
（１＋Δｄ）ｌ ・（５）となる。
これより、本発明でＣＲ時定数回路を構成した場合には
、ＣＲ時定数は（４）、 （５）よりとなる。ここで、
式（６）におけるＣＲ時定数の変動要因は■と■である
。本発明では、ΔＷとΔＷ′は多結晶シリコンを形成す
る時の寸法誤差であり、どちらも同じマスクで決定され
るために、ΔＷとΔＷ′は同じ極性となシ■による変動
は、互いにキャンセルされるだめに、非常に小さくでき
る。
、ＣＲ時定数は（４）、 （５）よりとなる。ここで、
式（６）におけるＣＲ時定数の変動要因は■と■である
。本発明では、ΔＷとΔＷ′は多結晶シリコンを形成す
る時の寸法誤差であり、どちらも同じマスクで決定され
るために、ΔＷとΔＷ′は同じ極性となシ■による変動
は、互いにキャンセルされるだめに、非常に小さくでき
る。
また酸化膜厚の変動ΔｄによるＣＲ時定数の変動は■に
より発生する。本発明では、■の分母は、Δｄの符号の
異なる項の積となるため、Δｄによる■の変動は互いに
キャンセルされるために非常に小さくできる。
より発生する。本発明では、■の分母は、Δｄの符号の
異なる項の積となるため、Δｄによる■の変動は互いに
キャンセルされるために非常に小さくできる。
以上のように本実絶倒によれば、製造工程中のバラツキ
に起因する容量Ｃと抵抗比の変動により発生するＣＲ時
定数のバラツキを互いにキャンセルできるために、ＣＲ
時定数の変動を非常に小さくできるという大きな効果が
ある。
に起因する容量Ｃと抵抗比の変動により発生するＣＲ時
定数のバラツキを互いにキャンセルできるために、ＣＲ
時定数の変動を非常に小さくできるという大きな効果が
ある。
本発明によれば、簡単な構造でＣ−Ｒ時定数の変動が非
常に小さいＣｆｔ回路を得ることができるので、高精度
ＣＲ，を必要とするフィルタ回路等を容易に集積回路内
に形成できるという効果がある。
常に小さいＣｆｔ回路を得ることができるので、高精度
ＣＲ，を必要とするフィルタ回路等を容易に集積回路内
に形成できるという効果がある。
第１図は、従来技術でＣＲ時定数回路を形成した場合の
断面図、第２図は、本発明の実施例を示す図であり、（
ａ）、 （ｂ）、 （Ｃ）、 （ｄ）、 （ｅ）は断面
図、（ｆ）は平面図、（ｇ）は等価回路図である。 １・・・半導体基板、２・・・埋込層、３・・・エピタ
キシャル層、４・・・分離拡散層、５・・・ベース拡散
層、７・・・エミッタ拡散層、６，１０．３０・・・酸
化膜、２０゜第１図 （２） （ｂ） （Ｃン 第２図 （良） ′斗 （１）） 「 （（１）
断面図、第２図は、本発明の実施例を示す図であり、（
ａ）、 （ｂ）、 （Ｃ）、 （ｄ）、 （ｅ）は断面
図、（ｆ）は平面図、（ｇ）は等価回路図である。 １・・・半導体基板、２・・・埋込層、３・・・エピタ
キシャル層、４・・・分離拡散層、５・・・ベース拡散
層、７・・・エミッタ拡散層、６，１０．３０・・・酸
化膜、２０゜第１図 （２） （ｂ） （Ｃン 第２図 （良） ′斗 （１）） 「 （（１）
Claims (1)
- 【特許請求の範囲】 １、多結晶シリコンで形成した抵抗Ｒと、多結晶シリコ
ン、酸化膜、金属電極で形成した容量Ｃにより構成した
ＣＲ時に数回路を含むことを輪徴とする半導体装置。 ２、 多結晶シリコンを酸化して、容量Ｃの誘電体酸化
膜を形成する工程を含むことを特徴とする半導体装置の
製造方法。 ３、容、１１Ｃの多結晶シリコン電極と抵抗Ｒの多結晶
シリコンを同時にバターニングする工程と、多結晶シリ
コンを酸化して、容量Ｃの誘電体酸化膜を形成する工程
を含むことを特徴とする特許請求の範囲第２項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12324483A JPS6015960A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12324483A JPS6015960A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015960A true JPS6015960A (ja) | 1985-01-26 |
Family
ID=14855769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12324483A Pending JPS6015960A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010205833A (ja) * | 2009-03-02 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
-
1983
- 1983-07-08 JP JP12324483A patent/JPS6015960A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010205833A (ja) * | 2009-03-02 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
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