JPS6015960A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6015960A JPS6015960A JP12324483A JP12324483A JPS6015960A JP S6015960 A JPS6015960 A JP S6015960A JP 12324483 A JP12324483 A JP 12324483A JP 12324483 A JP12324483 A JP 12324483A JP S6015960 A JPS6015960 A JP S6015960A
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- polycrystalline silicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はCR時定数回路を含む半導体装置に係り、特に
製造バラツキによるCR,時定数の変動を小さくした半
導体CR時定数装置に関する。
製造バラツキによるCR,時定数の変動を小さくした半
導体CR時定数装置に関する。
半導体技術でCFL回路を構成する場合の製造工程を第
1図に示す。第1図(a)は、P形基板1にN形埋込層
2を形成した後に、N形エピ層3を形成し、P形分離層
4を形成し、その後npn )ランジスタのベースおよ
び抵抗RとなるP膨拡散層5を形成した後の断面構造を
示している。図中、6は酸化膜である。その後、(b)
図にボずように、npn )ランジスタのエミッタおよ
び容46. Cの一方の電極となるN膨拡散層7を形成
する。その後(C)図に示すように金属8で電極および
配線を行って完成する。このように、全域電極8、酸化
膜6、N膨拡散層7より形成される容量Cと、P膨拡散
層5 VCLり形成芒れる抵抗RによってCR時定数回
路が構成される。
1図に示す。第1図(a)は、P形基板1にN形埋込層
2を形成した後に、N形エピ層3を形成し、P形分離層
4を形成し、その後npn )ランジスタのベースおよ
び抵抗RとなるP膨拡散層5を形成した後の断面構造を
示している。図中、6は酸化膜である。その後、(b)
図にボずように、npn )ランジスタのエミッタおよ
び容46. Cの一方の電極となるN膨拡散層7を形成
する。その後(C)図に示すように金属8で電極および
配線を行って完成する。このように、全域電極8、酸化
膜6、N膨拡散層7より形成される容量Cと、P膨拡散
層5 VCLり形成芒れる抵抗RによってCR時定数回
路が構成される。
しかし、製造工程での種々のバラツキにより、容量Cお
よび抵抗R&よその値が質化する。例えば第1図に示し
た容量C1抵抗Rは、酸化膜厚をd。
よび抵抗R&よその値が質化する。例えば第1図に示し
た容量C1抵抗Rは、酸化膜厚をd。
電極長さ’cLc、拡散層5の巾k W +長さをLR
とし、バラン・?による変動をΔで表わすと、その容量
値C:I)−よび抵抗値Rは、 CocLc2(1+ΔLc12/d(1+Δd l −
(1)Rcy:LR(1+ΔLR)/W(1+Δw)
=−(2)となりCR時定数は、(1)、 (2)より
CRc)CL♂L*fl+ΔLc)”fl+ΔLm)/
(d ” (1→−Δd)は+ΔW))・・・(3) となる。ここで容量Cおよび抵抗Rは独立に製造される
ために、ΔLc+ΔLR,Δd、ΔWはそれぞれ独立に
変化する。このため(jt時定数の変動は非常に大きく
なるという欠点がbシ、高り度なCR時定数回路を必要
とするアナログフィルり回路等の実現が非常に困難であ
った。
とし、バラン・?による変動をΔで表わすと、その容量
値C:I)−よび抵抗値Rは、 CocLc2(1+ΔLc12/d(1+Δd l −
(1)Rcy:LR(1+ΔLR)/W(1+Δw)
=−(2)となりCR時定数は、(1)、 (2)より
CRc)CL♂L*fl+ΔLc)”fl+ΔLm)/
(d ” (1→−Δd)は+ΔW))・・・(3) となる。ここで容量Cおよび抵抗Rは独立に製造される
ために、ΔLc+ΔLR,Δd、ΔWはそれぞれ独立に
変化する。このため(jt時定数の変動は非常に大きく
なるという欠点がbシ、高り度なCR時定数回路を必要
とするアナログフィルり回路等の実現が非常に困難であ
った。
本発明の目的はCR時定数回路におけるCR値のばらつ
きf:l」・さくできる半導体装置を提供することにあ
る。
きf:l」・さくできる半導体装置を提供することにあ
る。
CR時定数は容量値Cおよび抵抗値Rの変動により変化
する。したがって、CB時定数を一定にするには、容量
値Cが大きくなった場合には抵抗値Rを小さくし、容量
値Cが小さくなった場合には抵抗値Rを大きくすればよ
い、 〔発明の実施例〕 以下、本発明の一実施例を第2図により説明する。第2
図は本発明の製造工程を示すものでめシ以下1@に説明
する。半導体基板1の上に酸化膜10を形成し、次に厚
さHの多結晶シリコン層20を堆積させて図(a)の構
造とする。次に多結晶シリコン20のパターニングを行
い図(b)の構造とする。ここで、多結晶シリコンの比
抵抗を調節するためにイオン打込等により不純物をドー
プしてもよい。次に容量の一方の電極とする部分と抵抗
のコンタクト部分とする多結晶シリコンイオン打込等に
より不純物をドープして、低抵抗の多結晶シリコン21
を形成して図(C)の構造とする。次に、多結晶シリコ
ンの保護膜および容量の誘電体となる酸化膜を形成する
ために、多結晶シリコンを酸化し、厚さdの酸化膜30
を形成して図(d)の構造とする。このとき、多結晶シ
リコンの厚さH′はるだめに選択的に酸化膜を除去し、
次に金属電極40を形成して図(e)の構造とする。こ
の工程で本発明は完成する。このときの平面図を図(f
)に、等価回路を図(g)に示す。容量Cは、金属電極
40、酸化膜30、多結晶シリコン21により形成され
、製造時のバラツキをΔで表わすと、その容量値Cは、 c=cw2t:t+ΔW)2/d(1+Δd) ・・・
(4)となる。
する。したがって、CB時定数を一定にするには、容量
値Cが大きくなった場合には抵抗値Rを小さくし、容量
値Cが小さくなった場合には抵抗値Rを大きくすればよ
い、 〔発明の実施例〕 以下、本発明の一実施例を第2図により説明する。第2
図は本発明の製造工程を示すものでめシ以下1@に説明
する。半導体基板1の上に酸化膜10を形成し、次に厚
さHの多結晶シリコン層20を堆積させて図(a)の構
造とする。次に多結晶シリコン20のパターニングを行
い図(b)の構造とする。ここで、多結晶シリコンの比
抵抗を調節するためにイオン打込等により不純物をドー
プしてもよい。次に容量の一方の電極とする部分と抵抗
のコンタクト部分とする多結晶シリコンイオン打込等に
より不純物をドープして、低抵抗の多結晶シリコン21
を形成して図(C)の構造とする。次に、多結晶シリコ
ンの保護膜および容量の誘電体となる酸化膜を形成する
ために、多結晶シリコンを酸化し、厚さdの酸化膜30
を形成して図(d)の構造とする。このとき、多結晶シ
リコンの厚さH′はるだめに選択的に酸化膜を除去し、
次に金属電極40を形成して図(e)の構造とする。こ
の工程で本発明は完成する。このときの平面図を図(f
)に、等価回路を図(g)に示す。容量Cは、金属電極
40、酸化膜30、多結晶シリコン21により形成され
、製造時のバラツキをΔで表わすと、その容量値Cは、 c=cw2t:t+ΔW)2/d(1+Δd) ・・・
(4)となる。
一方、抵抗Rけ多結晶シリコンの厚さH′と巾W′によ
り決定される。ここでH’=H−d/2という関係があ
るので、製造時のバラツキをΔで表わすと、その抵抗値
は、 R,oc 1/w ’ I 1+Δw’)・(H−−d
(1+Δd)l ・(5)となる。
り決定される。ここでH’=H−d/2という関係があ
るので、製造時のバラツキをΔで表わすと、その抵抗値
は、 R,oc 1/w ’ I 1+Δw’)・(H−−d
(1+Δd)l ・(5)となる。
これより、本発明でCR時定数回路を構成した場合には
、CR時定数は(4)、 (5)よりとなる。ここで、
式(6)におけるCR時定数の変動要因は■と■である
。本発明では、ΔWとΔW′は多結晶シリコンを形成す
る時の寸法誤差であり、どちらも同じマスクで決定され
るために、ΔWとΔW′は同じ極性となシ■による変動
は、互いにキャンセルされるだめに、非常に小さくでき
る。
、CR時定数は(4)、 (5)よりとなる。ここで、
式(6)におけるCR時定数の変動要因は■と■である
。本発明では、ΔWとΔW′は多結晶シリコンを形成す
る時の寸法誤差であり、どちらも同じマスクで決定され
るために、ΔWとΔW′は同じ極性となシ■による変動
は、互いにキャンセルされるだめに、非常に小さくでき
る。
また酸化膜厚の変動ΔdによるCR時定数の変動は■に
より発生する。本発明では、■の分母は、Δdの符号の
異なる項の積となるため、Δdによる■の変動は互いに
キャンセルされるために非常に小さくできる。
より発生する。本発明では、■の分母は、Δdの符号の
異なる項の積となるため、Δdによる■の変動は互いに
キャンセルされるために非常に小さくできる。
以上のように本実絶倒によれば、製造工程中のバラツキ
に起因する容量Cと抵抗比の変動により発生するCR時
定数のバラツキを互いにキャンセルできるために、CR
時定数の変動を非常に小さくできるという大きな効果が
ある。
に起因する容量Cと抵抗比の変動により発生するCR時
定数のバラツキを互いにキャンセルできるために、CR
時定数の変動を非常に小さくできるという大きな効果が
ある。
本発明によれば、簡単な構造でC−R時定数の変動が非
常に小さいCft回路を得ることができるので、高精度
CR,を必要とするフィルタ回路等を容易に集積回路内
に形成できるという効果がある。
常に小さいCft回路を得ることができるので、高精度
CR,を必要とするフィルタ回路等を容易に集積回路内
に形成できるという効果がある。
第1図は、従来技術でCR時定数回路を形成した場合の
断面図、第2図は、本発明の実施例を示す図であり、(
a)、 (b)、 (C)、 (d)、 (e)は断面
図、(f)は平面図、(g)は等価回路図である。 1・・・半導体基板、2・・・埋込層、3・・・エピタ
キシャル層、4・・・分離拡散層、5・・・ベース拡散
層、7・・・エミッタ拡散層、6,10.30・・・酸
化膜、20゜第1図 (2) (b) (Cン 第2図 (良) ′斗 (1)) 「 ((1)
断面図、第2図は、本発明の実施例を示す図であり、(
a)、 (b)、 (C)、 (d)、 (e)は断面
図、(f)は平面図、(g)は等価回路図である。 1・・・半導体基板、2・・・埋込層、3・・・エピタ
キシャル層、4・・・分離拡散層、5・・・ベース拡散
層、7・・・エミッタ拡散層、6,10.30・・・酸
化膜、20゜第1図 (2) (b) (Cン 第2図 (良) ′斗 (1)) 「 ((1)
Claims (1)
- 【特許請求の範囲】 1、多結晶シリコンで形成した抵抗Rと、多結晶シリコ
ン、酸化膜、金属電極で形成した容量Cにより構成した
CR時に数回路を含むことを輪徴とする半導体装置。 2、 多結晶シリコンを酸化して、容量Cの誘電体酸化
膜を形成する工程を含むことを特徴とする半導体装置の
製造方法。 3、容、11Cの多結晶シリコン電極と抵抗Rの多結晶
シリコンを同時にバターニングする工程と、多結晶シリ
コンを酸化して、容量Cの誘電体酸化膜を形成する工程
を含むことを特徴とする特許請求の範囲第2項記載の半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12324483A JPS6015960A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12324483A JPS6015960A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6015960A true JPS6015960A (ja) | 1985-01-26 |
Family
ID=14855769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12324483A Pending JPS6015960A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6015960A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010205833A (ja) * | 2009-03-02 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
-
1983
- 1983-07-08 JP JP12324483A patent/JPS6015960A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010205833A (ja) * | 2009-03-02 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
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