JPS58147145A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
- H01L27/0682—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors comprising combinations of capacitors and resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本党明は半導体装置、特にフィルター回路のように、抵
抗部と容ｉｔｓ、すなわち時定数素子を有する半導体集
積回路を得る場合に適用して好適な半導体装置の製法に
係わる。
抗部と容ｉｔｓ、すなわち時定数素子を有する半導体集
積回路を得る場合に適用して好適な半導体装置の製法に
係わる。
現在−抵抗部と容量部とを有するＣＲ時定数回路、例え
ばフィルター回路を、内蔵した半導体集権回路装置は、
少くとも一般に普及されるに至っていない、これは、従
来の製法では、高精度にその時定数の設定がなされなか
ったことによる。
ばフィルター回路を、内蔵した半導体集権回路装置は、
少くとも一般に普及されるに至っていない、これは、従
来の製法では、高精度にその時定数の設定がなされなか
ったことによる。
しかしながら、抵抗や、容量に左程高い精度が要求され
ない場合には、これら抵抗や容量を回路素子の一部とし
て含む集積回路を構成するものが提供されている。
ない場合には、これら抵抗や容量を回路素子の一部とし
て含む集積回路を構成するものが提供されている。
第１図にその一例を示すに、図示の例では共通の半導体
基体（１）に、ＮＰＮ ）ランジスタ（２）と、容皺素
子（３）と、抵抗素子（４）及び（５）が設けられた部
分が示されている。半導体基体（１）は、Ｐ型のサブス
トレイト（６）上にＮ型の半導体層（７）がエピタキシ
ャル成長されてなる。半導体Ｊ！１（７）にはこれを横
切って例えば格子状にＰ型のアイソレーション領域（８
）が形成され、これによって各素子（２）〜（５）が形
成される部分が分離されている。また（９）と、（ＩＩ
及びＵυは夫＾Ｆテンジスタ（２）と、抵抗素子（４）
及び（５）の埋込み領域である。 （１２は基体（１）
の表面に形成された５ｔｏ２等の絶縁層である。トラン
ジスタ（２）は１例えばアイソレーション領域（８）に
よって囲まれたＮ型の半導体層部分Ｃ１３１をコレクタ
領域とし、これの上に夫々拡散によって形成されたＰ型
のベース領域ＩとＮ型のエミッタ領域（１５１とを有し
てなる。
基体（１）に、ＮＰＮ ）ランジスタ（２）と、容皺素
子（３）と、抵抗素子（４）及び（５）が設けられた部
分が示されている。半導体基体（１）は、Ｐ型のサブス
トレイト（６）上にＮ型の半導体層（７）がエピタキシ
ャル成長されてなる。半導体Ｊ！１（７）にはこれを横
切って例えば格子状にＰ型のアイソレーション領域（８
）が形成され、これによって各素子（２）〜（５）が形
成される部分が分離されている。また（９）と、（ＩＩ
及びＵυは夫＾Ｆテンジスタ（２）と、抵抗素子（４）
及び（５）の埋込み領域である。 （１２は基体（１）
の表面に形成された５ｔｏ２等の絶縁層である。トラン
ジスタ（２）は１例えばアイソレーション領域（８）に
よって囲まれたＮ型の半導体層部分Ｃ１３１をコレクタ
領域とし、これの上に夫々拡散によって形成されたＰ型
のベース領域ＩとＮ型のエミッタ領域（１５１とを有し
てなる。
抵抗素子（４）はベース領域Ｃ１４）の拡散と同時に形
成した抵抗層（１６１によって構成される。他方の抵抗
素子（５）はベース領域Ｃ１４）の拡散と同時に形成し
た領域Ｑη及びＱＥ９を抵抗両端の端子領域としてこれ
ら間に渡って基体（１）の表面に形成した絶縁層ａ２上
に低比抵抗の多結晶シリコンよりなる抵抗層０が被着さ
れて構成される。また、容量素子（３）は例えばトラン
ジスタ（２）の工之ツタ領域αＳの拡散時に形成した領
域翰を一方の電極となし、この拡散時に領域端上に生成
される薄い酸化膜Ｃ！υを誘電体層としてこれの上にＭ
等の電極金属層＠を被着してこれと誘電体層Ｑυを介し
て対向する領域■との間に静電容量Ｃを形成するように
している。この電極金属層■は抵抗層（１句の一端にオ
ーミックに接続されている。（ハ）は抵抗素子（４）の
他方の電極、（ハ）は容量（３）の領域■の端子電極、
（ハ）、（ホ）及び罰は夫々トランジスタ（２）のコレ
クタ、ペース及びエミッタの各電極で、二之ツタ電極（
財）の他端は、抵抗素子（５）の端子領域α稀にオーミ
ックに連結された構成を採っている。尚、抵抗素子（４
）或いは容量素子（３）として多少その精度を上げよう
とする場合には、抵抗層α匂の形成を前述したペース領
域０４）の拡散工程とは別工程での例えばボロンのイオ
ン注入法によって形成し、容量素子（３）の誘電体層Ｃ
Ｉ）の形成を前述した拡散工程による酸化膜とは別の減
圧ＣＶＤ法（減圧化学的気相成長法）或いは酸化処理に
よって形成する。
成した抵抗層（１６１によって構成される。他方の抵抗
素子（５）はベース領域Ｃ１４）の拡散と同時に形成し
た領域Ｑη及びＱＥ９を抵抗両端の端子領域としてこれ
ら間に渡って基体（１）の表面に形成した絶縁層ａ２上
に低比抵抗の多結晶シリコンよりなる抵抗層０が被着さ
れて構成される。また、容量素子（３）は例えばトラン
ジスタ（２）の工之ツタ領域αＳの拡散時に形成した領
域翰を一方の電極となし、この拡散時に領域端上に生成
される薄い酸化膜Ｃ！υを誘電体層としてこれの上にＭ
等の電極金属層＠を被着してこれと誘電体層Ｑυを介し
て対向する領域■との間に静電容量Ｃを形成するように
している。この電極金属層■は抵抗層（１句の一端にオ
ーミックに接続されている。（ハ）は抵抗素子（４）の
他方の電極、（ハ）は容量（３）の領域■の端子電極、
（ハ）、（ホ）及び罰は夫々トランジスタ（２）のコレ
クタ、ペース及びエミッタの各電極で、二之ツタ電極（
財）の他端は、抵抗素子（５）の端子領域α稀にオーミ
ックに連結された構成を採っている。尚、抵抗素子（４
）或いは容量素子（３）として多少その精度を上げよう
とする場合には、抵抗層α匂の形成を前述したペース領
域０４）の拡散工程とは別工程での例えばボロンのイオ
ン注入法によって形成し、容量素子（３）の誘電体層Ｃ
Ｉ）の形成を前述した拡散工程による酸化膜とは別の減
圧ＣＶＤ法（減圧化学的気相成長法）或いは酸化処理に
よって形成する。
しかしながら、いずれの場合も、これら抵抗と容量とは
夫★別の工程、作業で独立に作製されるのが一般的であ
るために、両者の抵抗値、及び容量値は独立にばらつき
を有するものであって、両者が関連性を持たないために
両者によって時定数を決定する場合、これを正確に、再
現性良く設定することは、極めて困難である。
夫★別の工程、作業で独立に作製されるのが一般的であ
るために、両者の抵抗値、及び容量値は独立にばらつき
を有するものであって、両者が関連性を持たないために
両者によって時定数を決定する場合、これを正確に、再
現性良く設定することは、極めて困難である。
一方、これら抵抗及び容量の６値は、そのシート抵抗及
び誘電率については比較的ばらつきがない値に設定でき
ることから、むしろ、その幾何学的要因がこれら抵抗値
及び容量値のばらつき発生の原因となっている。例えば
抵抗値Ｒについてみれば、これは、 で与えられる。ここにρ、はシート抵抗、Ｗ及び！は抵
抗層（ＩＩ１９の幅及び長さであるがこれらＷ及びＪに
ついてもばらつきが問題となる。すなわち抵抗層０ｅの
形成は基体＋１）の表面に拡散或いはイオン注入のマス
ク層となる例えば８４０□等の縁絶層を形成し、これに
不純物の拡散或いはイオン注入等による選択的ドーピン
グのための開口を穿設するものであるが、この開口は通
常フォトエツチングによって行うものであって、このフ
ォトエツチングに伴うフォトレジストに対する露光現像
及びＳ弧０２！スク層のエツチング等における誤差によ
り比較的大きなばらつきが生じる。このことは容量Ｃに
ついても同様にいえることである。
び誘電率については比較的ばらつきがない値に設定でき
ることから、むしろ、その幾何学的要因がこれら抵抗値
及び容量値のばらつき発生の原因となっている。例えば
抵抗値Ｒについてみれば、これは、 で与えられる。ここにρ、はシート抵抗、Ｗ及び！は抵
抗層（ＩＩ１９の幅及び長さであるがこれらＷ及びＪに
ついてもばらつきが問題となる。すなわち抵抗層０ｅの
形成は基体＋１）の表面に拡散或いはイオン注入のマス
ク層となる例えば８４０□等の縁絶層を形成し、これに
不純物の拡散或いはイオン注入等による選択的ドーピン
グのための開口を穿設するものであるが、この開口は通
常フォトエツチングによって行うものであって、このフ
ォトエツチングに伴うフォトレジストに対する露光現像
及びＳ弧０２！スク層のエツチング等における誤差によ
り比較的大きなばらつきが生じる。このことは容量Ｃに
ついても同様にいえることである。
本発明においては、このような欠点を効果的に回避する
ことができ、ＣＢ時定数の設定を高精度に行うことがで
きるようにし、もってフィルター回路等を内蔵した半導
体集積回路を得ることができるようにした半導体装置の
製法を提供するものである。
ことができ、ＣＢ時定数の設定を高精度に行うことがで
きるようにし、もってフィルター回路等を内蔵した半導
体集積回路を得ることができるようにした半導体装置の
製法を提供するものである。
第２図以下を参照して本発明による半導体装置の製法の
一例を詳細に説明する。図示の例では容量及び抵抗を有
する集積回路を得る場合であるが、図においてはその容
ｉｔｓと抵抗部とのみを示している。
一例を詳細に説明する。図示の例では容量及び抵抗を有
する集積回路を得る場合であるが、図においてはその容
ｉｔｓと抵抗部とのみを示している。
この例においても、第２図に示すようにＰ型のサブスト
レイ）Ｃ（１１上にＮ型の半導体層曽がエピタキシャル
成長された半導体基体（ハ）が形成され、半導体層（３
″Ｊを横切って例えば格子状パターンをもってＰｇのア
イソレーション領域（ロ）が形成され、これによって各
回路素子、この例では容量部及び抵抗部となる部分（３
２Ａ）及び（３２Ｂ）が分離される。
レイ）Ｃ（１１上にＮ型の半導体層曽がエピタキシャル
成長された半導体基体（ハ）が形成され、半導体層（３
″Ｊを横切って例えば格子状パターンをもってＰｇのア
イソレーション領域（ロ）が形成され、これによって各
回路素子、この例では容量部及び抵抗部となる部分（３
２Ａ）及び（３２Ｂ）が分離される。
（至）は部分（３２Ｂ ）においてサブストレイＨ３υ
及び半導体層（至）間に渡って設けられたＮ型の埋込み
領域である０部分（３２Ａ）の半導体層６２１上には例
えば図示しないが他の回路素子としてのＮＰＮ）ランジ
スタの工虐ツタ領域の拡散と同時に形成した高不純物濃
度の領域（至）が選択的に形成され、他方の部分（３２
Ｂ ）には同様の例えばＮＰＮ）ランジスタにおけるペ
ース領域に対するベース電極コンタクト用の低比抵抗拡
散領域の形成と同時に選択的に形成した高濃度の対の端
子領域ｃ３７）及び（ト）が設けられる。
及び半導体層（至）間に渡って設けられたＮ型の埋込み
領域である０部分（３２Ａ）の半導体層６２１上には例
えば図示しないが他の回路素子としてのＮＰＮ）ランジ
スタの工虐ツタ領域の拡散と同時に形成した高不純物濃
度の領域（至）が選択的に形成され、他方の部分（３２
Ｂ ）には同様の例えばＮＰＮ）ランジスタにおけるペ
ース領域に対するベース電極コンタクト用の低比抵抗拡
散領域の形成と同時に選択的に形成した高濃度の対の端
子領域ｃ３７）及び（ト）が設けられる。
基体（至）の表面には別０□等の絶縁層（至）が被着さ
れている０本発明においてはこの絶縁層−に対して容量
部と抵抗部とを形成する部分に、これら容量部と抵抗部
を形成するための開口−及び（４１）を同時に穿設する
。すなわち部分（冨人）に設けた高濃度領域端上と、部
分（３２Ｂ ）における両端子領域０η及び（至）に跨
る部分とに夫青開ロー及びＯυを、例えば同一作業によ
るフォトエツチングによって同時に穿設する。
れている０本発明においてはこの絶縁層−に対して容量
部と抵抗部とを形成する部分に、これら容量部と抵抗部
を形成するための開口−及び（４１）を同時に穿設する
。すなわち部分（冨人）に設けた高濃度領域端上と、部
分（３２Ｂ ）における両端子領域０η及び（至）に跨
る部分とに夫青開ロー及びＯυを、例えば同一作業によ
るフォトエツチングによって同時に穿設する。
次に、第３図に示すように、例えば基体（１）を熱酸化
して両開口曲及び（４１）内に最終的に容量素子の例え
ば第１の誘電体層となる薄い５１０２．１８Ｉ１体層（
４３を形成する。
して両開口曲及び（４１）内に最終的に容量素子の例え
ば第１の誘電体層となる薄い５１０２．１８Ｉ１体層（
４３を形成する。
第４図に示すように、同様に最終的に容量素子の例えば
第２の誘電体層となるＳｉ３Ｎ４誘電体層Ｃ■を全面的
に被着する。
第２の誘電体層となるＳｉ３Ｎ４誘電体層Ｃ■を全面的
に被着する。
＃Ｉ５図に示すように、５ｉ３Ｎ４層（４３を、開口（
４Ｇを覆う部分を残して他部をエツチング除去する。
４Ｇを覆う部分を残して他部をエツチング除去する。
この達択的エツチングは、誘電体層（４漕上に７オトレ
ジスト層（ロ）を塗布し、これを露光現像して所定のパ
ターンとし、このフォトレジスト層（４４）をマスタと
して震電体層四に対するエツチングを行う。
ジスト層（ロ）を塗布し、これを露光現像して所定のパ
ターンとし、このフォトレジスト層（４４）をマスタと
して震電体層四に対するエツチングを行う。
次に破線矢印で示すようにＰ型の不純物のボロンイオン
を、絶縁層端をマスクとしてイオン注入し、開口１１）
を通じて部分（３２Ｂ）の領域６η及び（至）間に渡る
、抵抗層−を形成する。この場合レジスト層Ｉが開口萌
を覆って形成されていることによりこの部分にはイオン
注入がなされない。
を、絶縁層端をマスクとしてイオン注入し、開口１１）
を通じて部分（３２Ｂ）の領域６η及び（至）間に渡る
、抵抗層−を形成する。この場合レジスト層Ｉが開口萌
を覆って形成されていることによりこの部分にはイオン
注入がなされない。
１１６図に示すように、レジスト層（ロ）を剥離しての
ち、全面的に化学的気相成長法等によってパッジベージ
ロン用の絶縁層（ハ）例えば５１０２層をデポジットす
る。その後例えば９００°ＣのＮ２ｗ囲気中のアニール
処理を行う。
ち、全面的に化学的気相成長法等によってパッジベージ
ロン用の絶縁層（ハ）例えば５１０２層をデポジットす
る。その後例えば９００°ＣのＮ２ｗ囲気中のアニール
処理を行う。
洒に第７図に示すように、絶縁層（ハ）及びこれの下の
誘電体層（４４、さらにこれの下の絶縁層（至）に渡っ
て電極窓をフォトエツチング等によって穿設する０図示
の例では領域（３６）上の開口（６）が穿設されていな
い部分と領域Ｇ看及び（２）上に夫々各領域Ｃ３６Ｊ、
Ｃ１７］。
誘電体層（４４、さらにこれの下の絶縁層（至）に渡っ
て電極窓をフォトエツチング等によって穿設する０図示
の例では領域（３６）上の開口（６）が穿設されていな
い部分と領域Ｇ看及び（２）上に夫々各領域Ｃ３６Ｊ、
Ｃ１７］。
（２）上にオーミックコンタクト用の電極窓（４６１，
（４７１゜（４印を穿設し、さらに開口（４Ｉ上のパッ
ジベージロン用の絶縁層（ハ）にのみ窓（４９Ｉを穿設
し、これら窓に）。
（４７１゜（４印を穿設し、さらに開口（４Ｉ上のパッ
ジベージロン用の絶縁層（ハ）にのみ窓（４９Ｉを穿設
し、これら窓に）。
−力、囮を通じて各領域（ト）、Ｃ３７）、（至）にオ
ーミックコンタクトする例えば幻金属層よりなる各型ｔ
ｄｌｉ５０゜６１）、（財）を形成する０図示の例では
、電極転）を、開口−を通じて１０ 層りと８ｉ３Ｎ、
層Ｃ３より成る２層構造の誘電体層を介して領域間に対
向するように延在させて両者間に静電容量Ｃを形成する
。
ーミックコンタクトする例えば幻金属層よりなる各型ｔ
ｄｌｉ５０゜６１）、（財）を形成する０図示の例では
、電極転）を、開口−を通じて１０ 層りと８ｉ３Ｎ、
層Ｃ３より成る２層構造の誘電体層を介して領域間に対
向するように延在させて両者間に静電容量Ｃを形成する
。
すなわち電極ω及び６１側ニ容量Ｃを形成した目的とす
る容量素子０を構成する。また、電極６υ及び６）間に
抵抗層■によって構成される抵抗値Ｒを有する目的とす
る抵抗素子（財）が構成された半導体集積回路（ト）を
得る。
る容量素子０を構成する。また、電極６υ及び６）間に
抵抗層■によって構成される抵抗値Ｒを有する目的とす
る抵抗素子（財）が構成された半導体集積回路（ト）を
得る。
このように構成された容量素子曽における誘電体層、す
なわち上述した例においては５ｔＯ２層（４渇及び８ｉ
、Ｎ４層（財）による誘電体層の誘電率及び厚さけ再現
性よく一定のものが得られるものとし、さらに抵抗素子
（ロ）の抵抗層−のシーＦ抵抗が同様に再現性よく一定
のものが得られるとすれば、冒頭に述べたようにこれら
誘電体層及び抵抗体層の幾何学的寸法が、容量値及び抵
抗値の決定の重要な因子となるものであるが、前述した
ようにこれらを形成する開口（４１及び圓を同時に形成
してこれらの形成にあたって生じる枳差が両者に同時に
生ずるようにしたことによってＣＲ時定数としては所定
の値に補償可能となる。すなわち開口０ゆ及σ（４Ｉ）
を説明の便宜上長方形である場合についてみるに、これ
ら長方形の開口（４０）及び（４υの６幅及び長さを夫
＆Ｗｏ、Ｗｌ及びり。ｙ”Ｉとし、その幅方向のずれを
ΔＷ４長さ方向のずれを△Ｌとするとき、容置Ｃ及び抵
抗Ｒは、 但しｄは誘電体層の厚さ、蓼はその誘ｔ＊である。
なわち上述した例においては５ｔＯ２層（４渇及び８ｉ
、Ｎ４層（財）による誘電体層の誘電率及び厚さけ再現
性よく一定のものが得られるものとし、さらに抵抗素子
（ロ）の抵抗層−のシーＦ抵抗が同様に再現性よく一定
のものが得られるとすれば、冒頭に述べたようにこれら
誘電体層及び抵抗体層の幾何学的寸法が、容量値及び抵
抗値の決定の重要な因子となるものであるが、前述した
ようにこれらを形成する開口（４１及び圓を同時に形成
してこれらの形成にあたって生じる枳差が両者に同時に
生ずるようにしたことによってＣＲ時定数としては所定
の値に補償可能となる。すなわち開口０ゆ及σ（４Ｉ）
を説明の便宜上長方形である場合についてみるに、これ
ら長方形の開口（４０）及び（４υの６幅及び長さを夫
＆Ｗｏ、Ｗｌ及びり。ｙ”Ｉとし、その幅方向のずれを
ΔＷ４長さ方向のずれを△Ｌとするとき、容置Ｃ及び抵
抗Ｒは、 但しｄは誘電体層の厚さ、蓼はその誘ｔ＊である。
となる。今ＷＯ＜（Ｌｏのパターンとした場合を考える
と、 となる。従って、△Ｗが微小であるとすると、となる、
従って、この場合、Ｗｏ＝ｘＷ１とすれば寸法誤差の補
償ができることになる。 ゛また。 Ｗｏ＝Ｌｏのパタ
ーンとした場合を考えると、 となる、従って、 となる、従ってこの場合２Ｗ １ ＝ｔ Ｗ６’：：
Ｌ Ｏとすることによって寸法誤差の補償ができること
になる。
と、 となる。従って、△Ｗが微小であるとすると、となる、
従って、この場合、Ｗｏ＝ｘＷ１とすれば寸法誤差の補
償ができることになる。 ゛また。 Ｗｏ＝Ｌｏのパタ
ーンとした場合を考えると、 となる、従って、 となる、従ってこの場合２Ｗ １ ＝ｔ Ｗ６’：：
Ｌ Ｏとすることによって寸法誤差の補償ができること
になる。
上述したように本発明製法によれば、容量部、すなわち
容量素子を構成する＃電体層のパターンを形成するため
の開口−と、抵抗部、すなわち抵抗素子を構成する抵抗
層のパターンを形成するための一口【υとを同時に形成
するようにして両者に畿何的誤差が同一傾向で生じるよ
うにしたことによってこの誤差によって生じるＣＢ値の
誤差を補償することができるようにしたので、例えばこ
れら０１回路によるフィルター回路を他の回路素子と共
に共通の半導体基体に内蔵させ集積回路として構成する
ことができるので、このようなフィルター回路を別構造
として構成する場合に比し、組立製造の簡易化、小型化
をはかることができる。
容量素子を構成する＃電体層のパターンを形成するため
の開口−と、抵抗部、すなわち抵抗素子を構成する抵抗
層のパターンを形成するための一口【υとを同時に形成
するようにして両者に畿何的誤差が同一傾向で生じるよ
うにしたことによってこの誤差によって生じるＣＢ値の
誤差を補償することができるようにしたので、例えばこ
れら０１回路によるフィルター回路を他の回路素子と共
に共通の半導体基体に内蔵させ集積回路として構成する
ことができるので、このようなフィルター回路を別構造
として構成する場合に比し、組立製造の簡易化、小型化
をはかることができる。
尚、上述した例に限らず本発明製法は檀々の態様を採り
得るものであり、例えば各部の導電型を図示の例とは逆
の導電型に設定することもできるし、第３図で説明した
５層０２層（６）の形成を省略して８ ｉ ３層４層（
ハ）を全面的に形成して第５図で説明した例えばボ四ン
の打ち込みを両開口−及び（４１）を通じて行い、その
後、８ｉ、Ｎ４層（４３を一方の開口顛のみを閉塞する
ように残して除去し、爾後は、第６図及び第７図で説明
したと同様の方法によって目的とする半導、、体験型を
得ることもできる。この場合は、容量素子□□□の誘電
体層は８ ｉ ３層４層旧の単層となる。
得るものであり、例えば各部の導電型を図示の例とは逆
の導電型に設定することもできるし、第３図で説明した
５層０２層（６）の形成を省略して８ ｉ ３層４層（
ハ）を全面的に形成して第５図で説明した例えばボ四ン
の打ち込みを両開口−及び（４１）を通じて行い、その
後、８ｉ、Ｎ４層（４３を一方の開口顛のみを閉塞する
ように残して除去し、爾後は、第６図及び第７図で説明
したと同様の方法によって目的とする半導、、体験型を
得ることもできる。この場合は、容量素子□□□の誘電
体層は８ ｉ ３層４層旧の単層となる。
第１図は半導体装置の一例の一部の断面図、第２図ない
し第７図は本発明製法の一例の工程図で −ある。 （至）は半導体基体、（至）及び（財）は夫々容量素子
及び抵抗素子である。
し第７図は本発明製法の一例の工程図で −ある。 （至）は半導体基体、（至）及び（財）は夫々容量素子
及び抵抗素子である。
Claims (1)
- 絶縁層に夫々容瀘部と抵抗部とを形成するための開口を
同時に形成し、時定数素子を形成することを特許とする
半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134682A JPS58147145A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134682A JPS58147145A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147145A true JPS58147145A (ja) | 1983-09-01 |
| JPH0463545B2 JPH0463545B2 (ja) | 1992-10-12 |
Family
ID=12328664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134682A Granted JPS58147145A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151832A (ja) * | 1984-08-22 | 1986-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| EP0639294A1 (en) * | 1993-03-03 | 1995-02-22 | California Micro Devices Corporation | Semiconductor device with integrated rc network and schottky diode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832489A (ja) * | 1971-08-30 | 1973-04-28 |
-
1982
- 1982-02-26 JP JP3134682A patent/JPS58147145A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832489A (ja) * | 1971-08-30 | 1973-04-28 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151832A (ja) * | 1984-08-22 | 1986-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| EP0639294A1 (en) * | 1993-03-03 | 1995-02-22 | California Micro Devices Corporation | Semiconductor device with integrated rc network and schottky diode |
| EP0639294A4 (en) * | 1993-03-03 | 1995-06-14 | Micro Devices Corp California | SEMICONDUCTOR DEVICE WITH INTEGRATED RC NETWORK AND SCHOTTKY DIODE. |
| JP2711023B2 (ja) * | 1993-03-03 | 1998-02-10 | カリフォルニア マイクロ ディヴァイシズ コーポレイション | 集積ｒｃ回路網とショットキーダイオードを有する半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0463545B2 (ja) | 1992-10-12 |
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