JP2901262B2 - ポリシリコン抵抗素子の製造方法 - Google Patents
ポリシリコン抵抗素子の製造方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路、特に、ポリシリコン抵抗素子の
製造方法に関する。
製造方法に関する。
従来の技術 集積回路においてポリシリコン抵抗素子を得るための
一般的な製造方法を第４図〜第６図に示す。まず半導体
基板１を熱酸化して第１の酸化膜層２を形成した後に、
通常の気相成長法により厚さ2000Åのポリシリコン層３
を形成し、その後に通常のイオン注入法によりポリシリ
コン層に一導電型を呈する不純物（例えば“P+"40KeV、
５×1015/cm2）を打込む（第４図）。次に熱処理（例え
ば950℃30分）を行ってポリシリコン層の結晶性を回復
させた後に、通常の反応性イオンエッチ法（RIE法）に
よりポリシリコン層の一部をエッチング除去する。次に
通常の気相成長法により第２の酸化膜層７（例えば3000
Å）を形成した後に、通常の写真蝕刻法により抵抗コン
タクトを開孔し、ポリシリコン層の一部を露出させる
（第５図）。最後に特性引出し用の電極金属を蒸着した
後、整形分離して配線電極８を形成する（第６図）。
一般的な製造方法を第４図〜第６図に示す。まず半導体
基板１を熱酸化して第１の酸化膜層２を形成した後に、
通常の気相成長法により厚さ2000Åのポリシリコン層３
を形成し、その後に通常のイオン注入法によりポリシリ
コン層に一導電型を呈する不純物（例えば“P+"40KeV、
５×1015/cm2）を打込む（第４図）。次に熱処理（例え
ば950℃30分）を行ってポリシリコン層の結晶性を回復
させた後に、通常の反応性イオンエッチ法（RIE法）に
よりポリシリコン層の一部をエッチング除去する。次に
通常の気相成長法により第２の酸化膜層７（例えば3000
Å）を形成した後に、通常の写真蝕刻法により抵抗コン
タクトを開孔し、ポリシリコン層の一部を露出させる
（第５図）。最後に特性引出し用の電極金属を蒸着した
後、整形分離して配線電極８を形成する（第６図）。
発明が解決しようとする課題 上述した従来の製法例では、ポリシリコンの層抵抗を
決定するイオン注入が１条件のみで行われるために、
（１）式のポリシリ抵抗値の計算式からわかるように、 ρS:ポリシリコン層抵抗 W:ポリシリコン層の幅 L:ポリシリコン層の長さ 所望の抵抗値に対するポリシリコン層の幅Ｗと長さＬの
選択自由度が低くなり、この傾向は製造技術的制約の生
ずる著しく小さな抵抗値（例えば50Ω以下）や著しく大
きな抵抗値（例えば10KΩ以上）を実現したい場合には
特に顕著となっていた。そしてさらにこの結果、抵抗値
の絶対値精度の低下や、ポリシリ抵抗パターン面積の増
大による高周波特性の劣化等の課題をしばしば発生させ
ていた。
決定するイオン注入が１条件のみで行われるために、
（１）式のポリシリ抵抗値の計算式からわかるように、 ρS:ポリシリコン層抵抗 W:ポリシリコン層の幅 L:ポリシリコン層の長さ 所望の抵抗値に対するポリシリコン層の幅Ｗと長さＬの
選択自由度が低くなり、この傾向は製造技術的制約の生
ずる著しく小さな抵抗値（例えば50Ω以下）や著しく大
きな抵抗値（例えば10KΩ以上）を実現したい場合には
特に顕著となっていた。そしてさらにこの結果、抵抗値
の絶対値精度の低下や、ポリシリ抵抗パターン面積の増
大による高周波特性の劣化等の課題をしばしば発生させ
ていた。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
課題を解決することを可能としたポリシリコン抵抗素子
の新規な製造方法を提供することにある。
り、従って本発明の目的は、従来の技術に内在する上記
課題を解決することを可能としたポリシリコン抵抗素子
の新規な製造方法を提供することにある。
発明の従来技術に対する相違点 従来技術ではポリシリコン層へのイオン注入を１条件
のみで行うのに対し、本発明は、ポリシリコン層へのイ
オン注入を少なくとも２条件以上で選択的に行うため
に、必然的にポリシリコン抵抗パターン設計の自由度が
高くなり、その結果、ポリシリコン抵抗パターン形状の
最適化や、抵抗値絶対精度の向上が達成できるという相
違点を有する。
のみで行うのに対し、本発明は、ポリシリコン層へのイ
オン注入を少なくとも２条件以上で選択的に行うため
に、必然的にポリシリコン抵抗パターン設計の自由度が
高くなり、その結果、ポリシリコン抵抗パターン形状の
最適化や、抵抗値絶対精度の向上が達成できるという相
違点を有する。
課題を解決するための手段 前記目的を達成する為に、本発明に係るポリシリコン
抵抗素子の製造方法は、ポリシリコン層への不純物イオ
ン注入を少なくとも２条件以上で選択的に行うことによ
り構成され、しかして、上述した欠点を排除した新規な
るポリシリコン抵抗素子の製造方法を提供するものであ
る。
抵抗素子の製造方法は、ポリシリコン層への不純物イオ
ン注入を少なくとも２条件以上で選択的に行うことによ
り構成され、しかして、上述した欠点を排除した新規な
るポリシリコン抵抗素子の製造方法を提供するものであ
る。
実施例 次に本発明をその好ましい各実施例について図面を参
照しながら詳細に説明する。
照しながら詳細に説明する。
第１図〜第３図は本発明による第１の実施例の各工程
における断面図である。
における断面図である。
第１図〜第３図を参照するに、前記した従来の製法と
同様にして、半導体基板１に第１の酸化膜層２、ポリシ
リコン層３を形成した後に、通常の写真蝕刻法によりポ
リシリコン層３の表面を選択的に第１のホトレジスト層
４で被覆保護する（第１図）。次に通常のイオン注入法
によりポリシリコン層３へ一導電型を呈する不純物（例
えば“P+"40KeV、５×1015/cm2）を打込んだ後、再び通
常の写真蝕刻法により、少なくともすでにイオン注入さ
れたポリシリコン層６の表面を含んでかつ選択的に第２
のホトレジスト層５を被覆保護する（第２図）。次に再
び通常のイオン注入法によりポリシリコン層へ一導電型
を呈する不純物（例えば“P+"40KeV、１×1015/cm2）を
打込んだ後、熱処理（例えば950℃30分）を行ってポリ
シリコン層の結晶性を回復させる。次に通常のRIE法に
より、ポリシリコン層の一部を選択的にエッチング除去
してポリシリコン抵抗パターンを形成した後（第３図）
に、従来の製法と同様にして第２の酸化膜層７、ポリシ
リコン抵抗コンタクト孔、配線電極８を形成する（第５
図、第６図）。
同様にして、半導体基板１に第１の酸化膜層２、ポリシ
リコン層３を形成した後に、通常の写真蝕刻法によりポ
リシリコン層３の表面を選択的に第１のホトレジスト層
４で被覆保護する（第１図）。次に通常のイオン注入法
によりポリシリコン層３へ一導電型を呈する不純物（例
えば“P+"40KeV、５×1015/cm2）を打込んだ後、再び通
常の写真蝕刻法により、少なくともすでにイオン注入さ
れたポリシリコン層６の表面を含んでかつ選択的に第２
のホトレジスト層５を被覆保護する（第２図）。次に再
び通常のイオン注入法によりポリシリコン層へ一導電型
を呈する不純物（例えば“P+"40KeV、１×1015/cm2）を
打込んだ後、熱処理（例えば950℃30分）を行ってポリ
シリコン層の結晶性を回復させる。次に通常のRIE法に
より、ポリシリコン層の一部を選択的にエッチング除去
してポリシリコン抵抗パターンを形成した後（第３図）
に、従来の製法と同様にして第２の酸化膜層７、ポリシ
リコン抵抗コンタクト孔、配線電極８を形成する（第５
図、第６図）。
上記した第１の実施例では、１つのポリシリコン抵抗
パターンに対し、イオン注入が選択的に２条件で行われ
るので、抵抗値に対するポリシリコン層の抵抗Ｗと長さ
Ｌの選択自由度を高くすることができる。
パターンに対し、イオン注入が選択的に２条件で行われ
るので、抵抗値に対するポリシリコン層の抵抗Ｗと長さ
Ｌの選択自由度を高くすることができる。
第７図〜第８図は参考例における各工程の断面図であ
る。
る。
第７図〜第８図を参照するに、上記した第１の実施例
と同様にして、半導体基板１に第１の酸化膜層２、ポリ
シリコン層３を形成した後（第７図）に、通常のイオン
注入法によりポリシリコン層３に一導電型を呈する不純
物を打込む（例えば“P+"40KeV、１×1015/cm2）。次い
で、通常の反応性イオンエッチ法（RIE）法によりポリ
シリコン層３の一部を選択的にエッチング除去し、ポリ
シリコン抵抗パターンを形成する。次に第１の実施例と
同様にして第２の酸化膜層７、抵抗コンタクト孔を形成
した後（第８図）に、通常のイオン注入法によりポリシ
リコン層に再び一導電型を呈する不純物（例えば“P+"4
0KeV、５×1015/cm2）を打込む。次に熱処理（例えば95
0℃30分）を行ってポリシリコン層の結晶性を回復させ
た後に、第１の実施例と同様にして配線電極８を形成す
る（第６図参照）。
と同様にして、半導体基板１に第１の酸化膜層２、ポリ
シリコン層３を形成した後（第７図）に、通常のイオン
注入法によりポリシリコン層３に一導電型を呈する不純
物を打込む（例えば“P+"40KeV、１×1015/cm2）。次い
で、通常の反応性イオンエッチ法（RIE）法によりポリ
シリコン層３の一部を選択的にエッチング除去し、ポリ
シリコン抵抗パターンを形成する。次に第１の実施例と
同様にして第２の酸化膜層７、抵抗コンタクト孔を形成
した後（第８図）に、通常のイオン注入法によりポリシ
リコン層に再び一導電型を呈する不純物（例えば“P+"4
0KeV、５×1015/cm2）を打込む。次に熱処理（例えば95
0℃30分）を行ってポリシリコン層の結晶性を回復させ
た後に、第１の実施例と同様にして配線電極８を形成す
る（第６図参照）。
発明の効果 以上の実施例からわかるように、本発明を適用した集
積回路によれば、ポリシリコン層へのイオン注入が選択
的に少なくとも２条件以上で行われるために、種々のポ
リシリコン層抵抗値を同一基板上で得ることができるよ
うになり、その結果、従来製法と比較して所望の抵抗値
に対するポリシリコン層の抵抗Ｗと長さＬの選択自由度
を高くすることが可能となった。さらに又、従来しばし
ば発生していた小さな抵抗値の絶対値精度の低下やポリ
シリ抵抗パターン面積の増大による高周波特性の劣化等
についても大幅に改善することが可能となった。
積回路によれば、ポリシリコン層へのイオン注入が選択
的に少なくとも２条件以上で行われるために、種々のポ
リシリコン層抵抗値を同一基板上で得ることができるよ
うになり、その結果、従来製法と比較して所望の抵抗値
に対するポリシリコン層の抵抗Ｗと長さＬの選択自由度
を高くすることが可能となった。さらに又、従来しばし
ば発生していた小さな抵抗値の絶対値精度の低下やポリ
シリ抵抗パターン面積の増大による高周波特性の劣化等
についても大幅に改善することが可能となった。
第１図〜第３図は本発明による第１の実施例を示し本発
明をモノリシック集積回路に適用した場合の各工程にお
ける断面図、第４図〜第６図はモノリック集積回路に従
来の製法を適用した場合の各工程における断面図、第７
図、第８図は参考例を説明するための断面図である。 １……半導体基板、２……第１の酸化膜層、３……ポリ
シリコン層、４……第１のホトレジスト層、５……第２
のホトレジスト層、６……イオン注入されたポリシリコ
ン層、７……第２の酸化膜層、８……配線電極
明をモノリシック集積回路に適用した場合の各工程にお
ける断面図、第４図〜第６図はモノリック集積回路に従
来の製法を適用した場合の各工程における断面図、第７
図、第８図は参考例を説明するための断面図である。 １……半導体基板、２……第１の酸化膜層、３……ポリ
シリコン層、４……第１のホトレジスト層、５……第２
のホトレジスト層、６……イオン注入されたポリシリコ
ン層、７……第２の酸化膜層、８……配線電極
Claims (1)
- 【請求項１】半導体基板上に形成された酸化膜層を形成
後、該酸化膜上にポリシリコン層を形成し、該ポリシリ
コン層のポリシリコン抵抗素子を形成する領域を連続す
る複数の領域に区分し、前記連続する複数の領域の一方
にのみ一導電型の不純物を導入し第１の抵抗領域を形成
する工程と、前記連続する複数の領域の他方に前記連続
する複数の領域の一方に導入した一導電型の不純物濃度
とは異なる、一導電型の不純物を導入し第２の抵抗領域
を形成し、前記ポリシリコン抵抗素子を前記第一の抵抗
領域の抵抗と前記第２の抵抗領域の抵抗との合成抵抗と
したことを特徴とするポリシリコン抵抗素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022959A JP2901262B2 (ja) | 1989-01-31 | 1989-01-31 | ポリシリコン抵抗素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022959A JP2901262B2 (ja) | 1989-01-31 | 1989-01-31 | ポリシリコン抵抗素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202052A JPH02202052A (ja) | 1990-08-10 |
| JP2901262B2 true JP2901262B2 (ja) | 1999-06-07 |
Family
ID=12097138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022959A Expired - Fee Related JP2901262B2 (ja) | 1989-01-31 | 1989-01-31 | ポリシリコン抵抗素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901262B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946057A (ja) * | 1982-09-08 | 1984-03-15 | Nec Corp | 半導体装置の製造方法 |
| JPS59117149A (ja) * | 1982-12-23 | 1984-07-06 | Sony Corp | 抵抗体 |
| JPS62140451A (ja) * | 1985-12-16 | 1987-06-24 | Seiko Instr & Electronics Ltd | 多結晶シリコン抵抗及び配線の製造方法 |
-
1989
- 1989-01-31 JP JP1022959A patent/JP2901262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02202052A (ja) | 1990-08-10 |
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Legal Events
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