JPH01128460A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01128460A JPH01128460A JP62284236A JP28423687A JPH01128460A JP H01128460 A JPH01128460 A JP H01128460A JP 62284236 A JP62284236 A JP 62284236A JP 28423687 A JP28423687 A JP 28423687A JP H01128460 A JPH01128460 A JP H01128460A
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- polysilicon film
- film
- oxide film
- capacitor
- polysilicon
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はシリコン酸化膜を誘電体とするキャパシタと
ＭＯＳトランジスタとが同一チップ上に形成される場合
の半導体装置の製造方法に関するものである。
ＭＯＳトランジスタとが同一チップ上に形成される場合
の半導体装置の製造方法に関するものである。
［従来の技術］
第３図は従来の製造方法を示す断面図で、図において１
はシリコン（以下ＳＬと略記する）基板、２はＭＯＳト
ランジスタのゲートが形成されるゲート領域、３はフィ
ールドＳ ｉ ０２ （Ｓ ｉ○２はシリコン酸化膜
）、４は第１のポリシリコン膜、５は第２のポリシリコ
ン膜、６はキャパシタ領域である。第１のポリシリコン
膜４のうち、ゲート領域２に対応するものはゲート電極
となり、キャパシタ領域６に対応するものはキャパシタ
の下部電極となる。キャパシタの下部電極となる第１の
ポリシリコン膜とゲート電極となる第１のポリシリコン
膜は同時に高濃度の不純物をドープされ、その比抵抗が
低下する。その後、第１ののポリシリコン膜４を酸化し
、またはＣＶＤ法で第１のポリシリコン上にシリコン酸
化膜を形成し、その酸化膜の上に第２のポリシリコン膜
５を蒸着し、この第２のポリシリコン膜５に高濃度の不
純物を拡散し、正確な面積を定めるようにバターニング
してキャパシタの上部電極とする。
はシリコン（以下ＳＬと略記する）基板、２はＭＯＳト
ランジスタのゲートが形成されるゲート領域、３はフィ
ールドＳ ｉ ０２ （Ｓ ｉ○２はシリコン酸化膜
）、４は第１のポリシリコン膜、５は第２のポリシリコ
ン膜、６はキャパシタ領域である。第１のポリシリコン
膜４のうち、ゲート領域２に対応するものはゲート電極
となり、キャパシタ領域６に対応するものはキャパシタ
の下部電極となる。キャパシタの下部電極となる第１の
ポリシリコン膜とゲート電極となる第１のポリシリコン
膜は同時に高濃度の不純物をドープされ、その比抵抗が
低下する。その後、第１ののポリシリコン膜４を酸化し
、またはＣＶＤ法で第１のポリシリコン上にシリコン酸
化膜を形成し、その酸化膜の上に第２のポリシリコン膜
５を蒸着し、この第２のポリシリコン膜５に高濃度の不
純物を拡散し、正確な面積を定めるようにバターニング
してキャパシタの上部電極とする。
第４図は従来の他の方法を示す断面図であり、第３図と
同一符号は同−又は相当部分を示し、７はＣＶＤにより
形成した５ｉ０２である。第３図に就いて説明した工程
の内の第１のポリシリコン膜に不純物を導入する工程で
、キャパシタ領域６の部分に対して、たとえばＣＶＤ法
で蒸着したＳ ｉ ０２等でキャップをしておき、不純
物はゲート領域２のポリシリコンには高濃度で、キャパ
シタ領域６のポリシリコンには５ｉ０２膜７を介して低
濃度で導入する。その他の工程は第３図について説明し
た通りである。
同一符号は同−又は相当部分を示し、７はＣＶＤにより
形成した５ｉ０２である。第３図に就いて説明した工程
の内の第１のポリシリコン膜に不純物を導入する工程で
、キャパシタ領域６の部分に対して、たとえばＣＶＤ法
で蒸着したＳ ｉ ０２等でキャップをしておき、不純
物はゲート領域２のポリシリコンには高濃度で、キャパ
シタ領域６のポリシリコンには５ｉ０２膜７を介して低
濃度で導入する。その他の工程は第３図について説明し
た通りである。
［発明が解決しようとする問題点１
以上のような従来の方法では、高濃度に不純物を拡散し
たポリシリコンを酸化してシリコン酸化膜を形成すると
、その酸化膜の耐電圧が低くなり、またその膜厚のコン
トロールも困難であるという問題があった。これを避け
るために第４図について説明した方法を用いるとそれだ
け工程数が増加し、またいずれの場合も第１のポリシリ
コン膜４と第２のポリシリコン膜５とに別々に高濃度不
純物を導入せねばならぬので、不純物拡散工程を２口実
行しなければならぬという問題があった。
たポリシリコンを酸化してシリコン酸化膜を形成すると
、その酸化膜の耐電圧が低くなり、またその膜厚のコン
トロールも困難であるという問題があった。これを避け
るために第４図について説明した方法を用いるとそれだ
け工程数が増加し、またいずれの場合も第１のポリシリ
コン膜４と第２のポリシリコン膜５とに別々に高濃度不
純物を導入せねばならぬので、不純物拡散工程を２口実
行しなければならぬという問題があった。
この発明は従来のものにおける上述の問題点を解決する
ためになされたもので、耐電圧が高く、静電容量が正確
なキャパシタを簡単な工程で製造する製造方法を提供す
ることを目的としている。
ためになされたもので、耐電圧が高く、静電容量が正確
なキャパシタを簡単な工程で製造する製造方法を提供す
ることを目的としている。
［問題点を解決するための手段］
この発明ではＭＯＳトランジスタのゲート電極となる第
１のポリシリコン膜とキャパシタの上部電極になる第２
のポリシリコン膜とに対し同時に不純物のイオン注入を
することが出来るようにした。
１のポリシリコン膜とキャパシタの上部電極になる第２
のポリシリコン膜とに対し同時に不純物のイオン注入を
することが出来るようにした。
［実施例］
以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示す断面図で、第３図と同一
符号は同一または相当部分を示し、８は第１のポリシリ
コン膜４を清浄な雰囲気［たとえば、不純物のないＨＣ
１／ ０２の雰囲気コ内で酸化したシリコン酸化膜であ
る。第２図はこの発明の工程を示す断面図で（ａ）、（
ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）は工程順を示す
。（ａ）はゲート酸化膜が形成された工程、（ｂ）は第
１のポリシリコン膜４が蒸着された工程、（ｃ）は清浄
な雰囲気で第１のポリシリコン膜を酸化し酸化膜８を形
成し、この酸化膜８を通してＰ’３１イオンを注入する
工程を示す。この場合、ドーズ量は５Ｘ１０１６／ｃｍ
２を超えないようにする。（ｄ）は第２のポリシリコン
膜５を酸化膜８上に蒸着した工程、（ｅ）は第２のポリ
シリコン膜の面積寸法を正確に定めるためのバターニン
グをする工程を示す。このバターニング工程の後、不純
物、たとえばｐｏｃ ｌ、を拡散し、第１のポリシリコ
ンＭ４と第２のポリシリコン膜５とに対し同時に高濃度
の不純物拡散を行う。（ｆ）は第１のポリシリコン膜４
のバターニング工程を示す。 ところで、以上の説明で
はキャパシタは下部電極としてドープトポリシリコン膜
を持つものとして説明したが、下部電極は必ずしも特に
設ける必要がなく、たとえばＳｉ基板１内に形成される
ｎ＋層を下部電極とすることもできる。そのような場合
はキャパシタ領域には第１のポリシリコン膜は存在せず
、単結晶Ｓｉ基板１の表面が直接酸化されるが、この発
明はこのような場合にも適用することができる。第２図
に示す製造方法で製造すれば、酸化膜８の耐電圧が高く
かつその膜厚の精度が良好になる。
図はこの発明の一実施例を示す断面図で、第３図と同一
符号は同一または相当部分を示し、８は第１のポリシリ
コン膜４を清浄な雰囲気［たとえば、不純物のないＨＣ
１／ ０２の雰囲気コ内で酸化したシリコン酸化膜であ
る。第２図はこの発明の工程を示す断面図で（ａ）、（
ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）は工程順を示す
。（ａ）はゲート酸化膜が形成された工程、（ｂ）は第
１のポリシリコン膜４が蒸着された工程、（ｃ）は清浄
な雰囲気で第１のポリシリコン膜を酸化し酸化膜８を形
成し、この酸化膜８を通してＰ’３１イオンを注入する
工程を示す。この場合、ドーズ量は５Ｘ１０１６／ｃｍ
２を超えないようにする。（ｄ）は第２のポリシリコン
膜５を酸化膜８上に蒸着した工程、（ｅ）は第２のポリ
シリコン膜の面積寸法を正確に定めるためのバターニン
グをする工程を示す。このバターニング工程の後、不純
物、たとえばｐｏｃ ｌ、を拡散し、第１のポリシリコ
ンＭ４と第２のポリシリコン膜５とに対し同時に高濃度
の不純物拡散を行う。（ｆ）は第１のポリシリコン膜４
のバターニング工程を示す。 ところで、以上の説明で
はキャパシタは下部電極としてドープトポリシリコン膜
を持つものとして説明したが、下部電極は必ずしも特に
設ける必要がなく、たとえばＳｉ基板１内に形成される
ｎ＋層を下部電極とすることもできる。そのような場合
はキャパシタ領域には第１のポリシリコン膜は存在せず
、単結晶Ｓｉ基板１の表面が直接酸化されるが、この発
明はこのような場合にも適用することができる。第２図
に示す製造方法で製造すれば、酸化膜８の耐電圧が高く
かつその膜厚の精度が良好になる。
［発明の効果］
以上のようにこの発明によれば、耐電圧が高く静電容量
の値の正確なキャパシタを簡単な工程で製造することが
できる。
の値の正確なキャパシタを簡単な工程で製造することが
できる。
第１図はこの発明の一実施例を示す断面図、第２図はこ
の発明の工程を示す断面図、第３図は従来の方法を示す
断面図、第４図は従来の他の方法を示す断面図。 １、、、Ｓｉ基板、２・・・ゲート領域、３・・・フィ
ールド５ｉ０２，４・・・第１のポリシリコン膜、５・
・・第２のポリシリコン膜、６・・・キャパシタ領域、
８・・・酸化膜。 なお、図中同一符号は同一または相当部分を示す。
の発明の工程を示す断面図、第３図は従来の方法を示す
断面図、第４図は従来の他の方法を示す断面図。 １、、、Ｓｉ基板、２・・・ゲート領域、３・・・フィ
ールド５ｉ０２，４・・・第１のポリシリコン膜、５・
・・第２のポリシリコン膜、６・・・キャパシタ領域、
８・・・酸化膜。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 ＭＯＳトランジスタと、シリコン酸化膜を誘電体とす
るキャパシタとを含む集積回路を製造する場合の半導体
装置の製造方法において、 ＭＯＳトランジスタのゲート領域を酸化した後、第１の
ポリシリコン膜を蒸着する工程、 上記第１のポリシリコン膜、あるいは上記第１のポリシ
リコン膜の存在しない場合には単結晶シリコン基板を清
浄な雰囲気により酸化し、清浄で耐電圧の高い酸化膜を
形成する工程、 上記第１のポリシリコン膜、あるいは上記単結晶シリコ
ン基板上の上記酸化膜を通してドーズ量が５×１０＾１
＾６／ｃｍ＾２を超えない程度のイオン注入を行い上記
キャパシタの下部電極を形成する工程、 上記酸化膜の上に第２のポリシリコン膜を蒸着する工程
、 上記第２のポリシリコン膜の内上記キャパシタの上部電
極となる面積部分だけを残すようパターニングする工程
、 このパターニング工程の後、第１のポリシリコン膜及び
第２のポリシリコン膜に対し同時に高濃度の不純物を拡
散する工程、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284236A JPH01128460A (ja) | 1987-11-12 | 1987-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284236A JPH01128460A (ja) | 1987-11-12 | 1987-11-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128460A true JPH01128460A (ja) | 1989-05-22 |
Family
ID=17675932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284236A Pending JPH01128460A (ja) | 1987-11-12 | 1987-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128460A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397729A (en) * | 1992-06-15 | 1995-03-14 | Asahi Kasei Microsystems Co., Ltd. | Method for fabrication of semiconductor device having polycrystalline silicon and metal silicides |
| US5470775A (en) * | 1993-11-09 | 1995-11-28 | Vlsi Technology, Inc. | Method of forming a polysilicon-on-silicide capacitor |
| US5869859A (en) * | 1995-06-20 | 1999-02-09 | Yamaha Corporation | DRAM capacitor having lower electrode and dielectric layer of same planar shape preformed on field DRAM oxide film |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789246A (en) * | 1980-11-25 | 1982-06-03 | Seiko Epson Corp | Fabrication of semiconductor device |
| JPS58159365A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体集積回路の製造方法 |
| JPS62200755A (ja) * | 1986-02-28 | 1987-09-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-11-12 JP JP62284236A patent/JPH01128460A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789246A (en) * | 1980-11-25 | 1982-06-03 | Seiko Epson Corp | Fabrication of semiconductor device |
| JPS58159365A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体集積回路の製造方法 |
| JPS62200755A (ja) * | 1986-02-28 | 1987-09-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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| US5470775A (en) * | 1993-11-09 | 1995-11-28 | Vlsi Technology, Inc. | Method of forming a polysilicon-on-silicide capacitor |
| US5869859A (en) * | 1995-06-20 | 1999-02-09 | Yamaha Corporation | DRAM capacitor having lower electrode and dielectric layer of same planar shape preformed on field DRAM oxide film |
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