JPH02215152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02215152A JPH02215152A JP1037003A JP3700389A JPH02215152A JP H02215152 A JPH02215152 A JP H02215152A JP 1037003 A JP1037003 A JP 1037003A JP 3700389 A JP3700389 A JP 3700389A JP H02215152 A JPH02215152 A JP H02215152A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor device
- wiring layer
- mis
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 238000000059 patterning Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000001590 oxidative effect Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要）
本発明は、上記の様な半導体装置の製造方法において、
ＭＯＳトランジスタ素子のゲート電極を第１の配線層で
形成し、Ｍｉｓ容量素子の他方の電極と抵抗素子とを第
２の配線層で形成するごとによって、製造工程を少なく
することができる様にしたものである。
ＭＯＳトランジスタ素子のゲート電極を第１の配線層で
形成し、Ｍｉｓ容量素子の他方の電極と抵抗素子とを第
２の配線層で形成するごとによって、製造工程を少なく
することができる様にしたものである。
Ｂ１−ＣＭＯＳデバイス等は、少なくともＭＯＳトラン
ジスタ素子とＭｉｓ容量素子と抵抗素子とを有している
のが一般的である。
ジスタ素子とＭｉｓ容量素子と抵抗素子とを有している
のが一般的である。
第２図は、従来の方法で製造したこの様な半導体装置の
一例を示している。この半導体装置を製造するには、ｎ
型のＳｔ基体１１中にｐウェル１２をまず形成し、更に
フィールド酸化膜としての５ｉ０２膜１３を形成する。
一例を示している。この半導体装置を製造するには、ｎ
型のＳｔ基体１１中にｐウェル１２をまず形成し、更に
フィールド酸化膜としての５ｉ０２膜１３を形成する。
次に、Ｓｉ基体１１の表面を酸化することによって、ゲ
ート酸化膜となるＳｉｎｇ膜１４と、ＭＩＳ容量素子の
絶縁膜となる５ｉｏｔｌｌ！ １５とを形成する。
ート酸化膜となるＳｉｎｇ膜１４と、ＭＩＳ容量素子の
絶縁膜となる５ｉｏｔｌｌ！ １５とを形成する。
そして、レジスト（図示せず）のパターニング及び不純
物のイオン注入によって、Ｍｉｓ容量素子の一方の電極
となるｎ１領域１６を形成する。
物のイオン注入によって、Ｍｉｓ容量素子の一方の電極
となるｎ１領域１６を形成する。
次に、第１層目の多結晶Ｓｉ層をパターニングすること
によって、ゲート電極となる多結晶Ｓｉ層１７と、Ｍｉ
ｓ容量素子の他方の電極となる多結晶Ｓｉ層１８とを形
成する。
によって、ゲート電極となる多結晶Ｓｉ層１７と、Ｍｉ
ｓ容量素子の他方の電極となる多結晶Ｓｉ層１８とを形
成する。
次に、多結晶Ｓｉ層１７．１８の表面を酸化することに
よってＳｉＯ□膜２１．２２を形成し、この状態で不純
物をイオン注入することによって、ソース・ドレイン領
域となるｎ″領域２３．２４と、ｎ″領域１６の電極取
り出し部となるｎ″領域２５とを形成する。
よってＳｉＯ□膜２１．２２を形成し、この状態で不純
物をイオン注入することによって、ソース・ドレイン領
域となるｎ″領域２３．２４と、ｎ″領域１６の電極取
り出し部となるｎ″領域２５とを形成する。
次に、第２Ｎ目の多結晶５ｉＪｉｉ（図示せず）をパタ
ーニングすることによって、所定位置に抵抗素子を形成
する。
ーニングすることによって、所定位置に抵抗素子を形成
する。
その後、眉間絶縁膜２６の形成、電橿窓３１〜３４の形
成、ａ＊＆！線３５〜３８のパターニング等を行うこと
によって、ＭＯＳ）ランジスタ素子４１とＭｉｓ容量素
子４２と抵抗素子（図示せず）とを完成させる。
成、ａ＊＆！線３５〜３８のパターニング等を行うこと
によって、ＭＯＳ）ランジスタ素子４１とＭｉｓ容量素
子４２と抵抗素子（図示せず）とを完成させる。
〔発明が解決しようとする課題〕
ところが上述の様な従来の製造方法では、多結晶Ｓｉ層
１７．１８が共に第１層目の多結晶Ｓｉ層であり、且つ
ｎ＋領域２３．２４を形成するためのイオン注入のマス
クとして多結晶Ｓｉ層１７を用いているので、多結晶Ｓ
ｉ層１８下のｎ″領域１６をｎ″領域２３．２４と同時
に形成することはできない。
１７．１８が共に第１層目の多結晶Ｓｉ層であり、且つ
ｎ＋領域２３．２４を形成するためのイオン注入のマス
クとして多結晶Ｓｉ層１７を用いているので、多結晶Ｓ
ｉ層１８下のｎ″領域１６をｎ″領域２３．２４と同時
に形成することはできない。
このため、上述の様にｎ″領域１６を形成するための専
用のりソゲラフイエ程及びイオン注入工程が必要である
。従って、上述の様な従来の製造方法は製造工程が多い
。
用のりソゲラフイエ程及びイオン注入工程が必要である
。従って、上述の様な従来の製造方法は製造工程が多い
。
本発明による半導体装置の製造方法は、第１の配線層１
７でＭＯＳトランジスタ素子４１のゲート電極を形成す
る工程と、前記ＭＯＳトランジスタ素子４１のソース・
ドレイン領域２３．２４とＭＩＳ容量素子４２の一方の
電極となる不純物領域１６とを半導体基体１１に対する
不純物の導入によって同時に形、成する工程と、第２の
配線層１８で前記ＭＩＳ容量素子４２の他方の電極と抵
抗素子とを形成する工程とを夫々具備している。
７でＭＯＳトランジスタ素子４１のゲート電極を形成す
る工程と、前記ＭＯＳトランジスタ素子４１のソース・
ドレイン領域２３．２４とＭＩＳ容量素子４２の一方の
電極となる不純物領域１６とを半導体基体１１に対する
不純物の導入によって同時に形、成する工程と、第２の
配線層１８で前記ＭＩＳ容量素子４２の他方の電極と抵
抗素子とを形成する工程とを夫々具備している。
本発明による半導体装置の製造方法では、ＭＯＳトラン
ジスタ素子４１のゲート電極は第１の配線１ｉ１７で形
成し、ＭＩＳ容量素子４２の他方の電極は第２の配線層
１８で形成しているので、ＭＯＳトランジスタ素子４１
のソース・ドレイン領域２°３．２４とＭＩＳ容量素子
４２の一方の電極となる不純物領域１６とを半導体基体
１１に対する不純物の導入によって同時に形成すること
ができる。
ジスタ素子４１のゲート電極は第１の配線１ｉ１７で形
成し、ＭＩＳ容量素子４２の他方の電極は第２の配線層
１８で形成しているので、ＭＯＳトランジスタ素子４１
のソース・ドレイン領域２°３．２４とＭＩＳ容量素子
４２の一方の電極となる不純物領域１６とを半導体基体
１１に対する不純物の導入によって同時に形成すること
ができる。
しかも、ＭＩＳ容量素子４２の他方の電極を形成するた
めの第２の配線層１８で抵抗素子をも形成しているので
、ＭＩＳ容量素子４２の他方の電極と抵抗素子とを同時
に形成することができる。
めの第２の配線層１８で抵抗素子をも形成しているので
、ＭＩＳ容量素子４２の他方の電極と抵抗素子とを同時
に形成することができる。
以下、第２図に示した半導体装置の製造に適用した本発
明の一実施例を、第１図を参照しながら説明する。
明の一実施例を、第１図を参照しながら説明する。
本実施例では、第１Ａ図に示す様に、ゲート酸化膜とな
るＳｉ基体１１４の形成までは上述の一従来例と同様に
行うが、第１１ｉ目の多結晶ｓｉｎのパターニングでは
ゲート電極となる多結晶Ｓｉ層１７しか形成しない。
るＳｉ基体１１４の形成までは上述の一従来例と同様に
行うが、第１１ｉ目の多結晶ｓｉｎのパターニングでは
ゲート電極となる多結晶Ｓｉ層１７しか形成しない。
次に、多結晶Ｓｉ層１７及びＳｉ基体１１の表面を酸化
することによって、’Ｓｉｎｇ膜２１．１５を形成する
。これは、ＳｉＯ□膜１４膜間４にＭＩＳ容量素子４２
用の素子活性領域にも形成されたＳｉＯ□膜が多結晶Ｓ
ｉｉ １７のパターニング時にある程度エッチングされ
るので、再度Ｓｉ０ｇ膜１５を形成してこのＳ’ｒＯｔ
膜１５をＭＩＳ容量素子４２の絶縁膜とするためである
。
することによって、’Ｓｉｎｇ膜２１．１５を形成する
。これは、ＳｉＯ□膜１４膜間４にＭＩＳ容量素子４２
用の素子活性領域にも形成されたＳｉＯ□膜が多結晶Ｓ
ｉｉ １７のパターニング時にある程度エッチングされ
るので、再度Ｓｉ０ｇ膜１５を形成してこのＳ’ｒＯｔ
膜１５をＭＩＳ容量素子４２の絶縁膜とするためである
。
次に、この状態で不純物をイオン注入することによって
、第１Ｂ図に示す様に、ｎ“領域２３．２４．１６を同
時に形成する。
、第１Ｂ図に示す様に、ｎ“領域２３．２４．１６を同
時に形成する。
次に、第１Ｃ図に示す様に、Ｓｉ基体１１上の全面にＣ
ＶＤによって第２Ｈ目の多結晶５ｉｉ１８を堆積させる
。なお、多結晶Ｓｉ層１８の堆積後にこの多結晶Ｓｉ層
１８中へ不純物を導入したり、当初から不純物を含有し
ている多結晶Ｓｔ層１８を堆積させたりして、多結晶Ｓ
ｉ層１８に不純物を含有させる。
ＶＤによって第２Ｈ目の多結晶５ｉｉ１８を堆積させる
。なお、多結晶Ｓｉ層１８の堆積後にこの多結晶Ｓｉ層
１８中へ不純物を導入したり、当初から不純物を含有し
ている多結晶Ｓｔ層１８を堆積させたりして、多結晶Ｓ
ｉ層１８に不純物を含有させる。
次に、多結晶Ｓｉ層１８をパターニングすることによっ
て、第１Ｄ図に示す様に、Ｍｉｓ容量素子４２の他方の
電極と抵抗素子（図示せず）とを形成する。なお、ＭＩ
Ｓ容量素子４２の他方の電極を構成する多結晶５ｔｌｉ
５１８の面積によって、このＭｉｓ容量素子４２の容量
値が決定される。
て、第１Ｄ図に示す様に、Ｍｉｓ容量素子４２の他方の
電極と抵抗素子（図示せず）とを形成する。なお、ＭＩ
Ｓ容量素子４２の他方の電極を構成する多結晶５ｔｌｉ
５１８の面積によって、このＭｉｓ容量素子４２の容量
値が決定される。
その後、第１Ｅ図に示す様に、上述の一従来例と同様に
して、眉間絶縁膜２Ｇの形成、電極窓３１〜３４の形成
、ＡＩ配線３５〜３８のパターニング等を行うことによ
って、ＭＯＳトランジスタ素子４２とＭＩＳ容量素子４
２と抵抗素子（図示せず）とを完成させる。
して、眉間絶縁膜２Ｇの形成、電極窓３１〜３４の形成
、ＡＩ配線３５〜３８のパターニング等を行うことによ
って、ＭＯＳトランジスタ素子４２とＭＩＳ容量素子４
２と抵抗素子（図示せず）とを完成させる。
なお、以上の様な半導体装置をＢ１−ＣＭＯＳマスクス
ライス等とし、配線工程を第２層目の多結晶Ｓｉ層１８
のパターニングから行う様にすれば、上述の様に多結晶
５ｉＦＪ１８の面積によってＭＩＳ容量素子４２の容量
値が決定されるので、基本容量値よりも小さな任意の容
量値を有するＭＩＳ容量素子４２を形成することができ
る。
ライス等とし、配線工程を第２層目の多結晶Ｓｉ層１８
のパターニングから行う様にすれば、上述の様に多結晶
５ｉＦＪ１８の面積によってＭＩＳ容量素子４２の容量
値が決定されるので、基本容量値よりも小さな任意の容
量値を有するＭＩＳ容量素子４２を形成することができ
る。
本発明による半導体装置の製造方法では、ＭＯＳトラン
ジスタ素子のソース・ドレイン領域とＭＩｓ容量素子の
一方の電極となる不純物領域とを半導体基体に対する不
純物の導入によって同時に形成することができ、しかも
ＭＩＳ容量素子の他方の電極と抵抗素子とを同時に形成
することができるので、製造工程が少ない。
ジスタ素子のソース・ドレイン領域とＭＩｓ容量素子の
一方の電極となる不純物領域とを半導体基体に対する不
純物の導入によって同時に形成することができ、しかも
ＭＩＳ容量素子の他方の電極と抵抗素子とを同時に形成
することができるので、製造工程が少ない。
第１図は本発明の一実施例を順次に示す側断面図、第２
図は本発明の一従来例で製造した半導体装置の側断面図
である。 なお図面に用いた符号において、 １１ −−−−−・−・−・・−・−ｓｉ基体１６１２
３１２４−・−−−−−−−−−ｎ ” ｉｆｆ域１７
、１８−・・−・・・−−−−−−−御名結晶Ｓｉ層４
１ −・・・−・・−・−・−・・・・・・ＭＯＳトラ
ンジスタ素子４２ ・−・・・−−−−−−−・・−
・−Ｍ Ｉ Ｓ容量素子である。
図は本発明の一従来例で製造した半導体装置の側断面図
である。 なお図面に用いた符号において、 １１ −−−−−・−・−・・−・−ｓｉ基体１６１２
３１２４−・−−−−−−−−−ｎ ” ｉｆｆ域１７
、１８−・・−・・・−−−−−−−御名結晶Ｓｉ層４
１ −・・・−・・−・−・−・・・・・・ＭＯＳトラ
ンジスタ素子４２ ・−・・・−−−−−−−・・−
・−Ｍ Ｉ Ｓ容量素子である。
Claims (1)
- 【特許請求の範囲】 少なくともＭＯＳトランジスタ素子とＭＩＳ容量素子と
低抗素子とを有する半導体装置の製造方法において、 第１の配線層で前記ＭＯＳトランジスタ素子のゲート電
極を形成する工程と、 前記ＭＯＳトランジスタ素子のソース・ドレイン領域と
前記ＭＩＳ容量素子の一方の電極となる不純物領域とを
半導体基体に対する不純物の導入によって同時に形成す
る工程と、 第２の配線層で前記ＭＩＳ容量素子の他方の電極と前記
抵抗素子とを形成する工程とを夫々具備する半導体装置
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037003A JPH02215152A (ja) | 1989-02-16 | 1989-02-16 | 半導体装置の製造方法 |
| EP90301089A EP0382415B1 (en) | 1989-02-09 | 1990-02-02 | Semiconductor integrated circuit devices |
| DE69012848T DE69012848T2 (de) | 1989-02-09 | 1990-02-02 | Integrierte Halbleiterschaltungsanordnungen. |
| KR1019900001393A KR0174258B1 (ko) | 1989-02-16 | 1990-02-06 | 반도체 장치의 제조방법 |
| US07/476,606 US5101258A (en) | 1989-02-09 | 1990-02-07 | Semiconductor integrated circuit device of master slice approach |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037003A JPH02215152A (ja) | 1989-02-16 | 1989-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02215152A true JPH02215152A (ja) | 1990-08-28 |
Family
ID=12485531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037003A Pending JPH02215152A (ja) | 1989-02-09 | 1989-02-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02215152A (ja) |
| KR (1) | KR0174258B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364775A (ja) * | 1991-06-12 | 1992-12-17 | Mitsubishi Denki Eng Kk | マスタースライス方式アナログアレイの作製方法 |
-
1989
- 1989-02-16 JP JP1037003A patent/JPH02215152A/ja active Pending
-
1990
- 1990-02-06 KR KR1019900001393A patent/KR0174258B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364775A (ja) * | 1991-06-12 | 1992-12-17 | Mitsubishi Denki Eng Kk | マスタースライス方式アナログアレイの作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900013653A (ko) | 1990-09-06 |
| KR0174258B1 (ko) | 1999-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3348997B2 (ja) | 半導体装置の製造方法 | |
| US4885261A (en) | Method for isolating a semiconductor element | |
| JPH02215152A (ja) | 半導体装置の製造方法 | |
| JPS61182267A (ja) | 半導体装置の製造方法 | |
| JP3275274B2 (ja) | 電界効果トランジスタ | |
| JPH05326841A (ja) | 半導体装置の製造方法 | |
| JPH01128460A (ja) | 半導体装置の製造方法 | |
| US20020048871A1 (en) | Semiconductor device and manufacturing method therefor | |
| JP2993039B2 (ja) | 能動層積層素子 | |
| JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
| JPH0113230B2 (ja) | ||
| JPS63318149A (ja) | Ｃｍｏｓおよびｎｍｏｓプロセスでコンデンサを作るための方法 | |
| JPH02209767A (ja) | 半導体装置の製造方法 | |
| JP2000138347A (ja) | 半導体装置の製造方法 | |
| JPH0722624A (ja) | 半導体素子およびその製造方法 | |
| JPH0565063B2 (ja) | ||
| JPS61185974A (ja) | 半導体装置の製造方法 | |
| JPH02105521A (ja) | 半導体装置の製造方法 | |
| JPS5986254A (ja) | 半導体装置およびその製造方法 | |
| JPH02117166A (ja) | 半導体装置 | |
| JPH09167840A (ja) | 半導体装置の製造方法 | |
| JPH0487339A (ja) | 半導体装置およびその製造方法 | |
| JPS63278328A (ja) | 半導体容量素子の製造方法 | |
| JPH06163854A (ja) | マスクｒｏｍの製造方法 | |
| JPH1140757A (ja) | Ｍｏｓプロセスにおけるシリコン基板上のキャパシタ構造の形成方法 |