JPH1041403A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1041403A JPH1041403A JP8192146A JP19214696A JPH1041403A JP H1041403 A JPH1041403 A JP H1041403A JP 8192146 A JP8192146 A JP 8192146A JP 19214696 A JP19214696 A JP 19214696A JP H1041403 A JPH1041403 A JP H1041403A
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- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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Abstract
(57)【要約】
【課題】ＭＯＳ容量素子の容量値が印加電圧によっての
変化しないような構造と製造方法を提供する。 【解決手段】ＭＯＳキャパシタの第１のゲート電極６の
幅Ｌ１を、第１のＮ＋拡散層８の横方向広がり長さΔＸ
１の２倍よりも小さくする。第１のゲート電極６の直下
は全て高濃度不純物層となり、ＭＯＳキャパシタの容量
は印加される電圧に対して一定値となる。第１のＮ＋拡
散層８を形成する工程はＭＯＳトランジスタのソース・
ドレインとなる第２のＮ＋拡散層９の形成工程より前に
実施し、第１のＮ＋拡散層６を形成する工程によってＭ
ＯＳトランジスタの特性に影響を与えない。
変化しないような構造と製造方法を提供する。 【解決手段】ＭＯＳキャパシタの第１のゲート電極６の
幅Ｌ１を、第１のＮ＋拡散層８の横方向広がり長さΔＸ
１の２倍よりも小さくする。第１のゲート電極６の直下
は全て高濃度不純物層となり、ＭＯＳキャパシタの容量
は印加される電圧に対して一定値となる。第１のＮ＋拡
散層８を形成する工程はＭＯＳトランジスタのソース・
ドレインとなる第２のＮ＋拡散層９の形成工程より前に
実施し、第１のＮ＋拡散層６を形成する工程によってＭ
ＯＳトランジスタの特性に影響を与えない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成される金属−絶縁物−半導体（ＭＯＳ）構造の容量素
子に関するものである。
成される金属−絶縁物−半導体（ＭＯＳ）構造の容量素
子に関するものである。
【０００２】
【従来の技術】半導体基板表面に形成される容量素子は
種々半導体装置で用いられている。例えば、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）における
電荷を保持する容量素子、多値ＤＲＡＭにおけるビット
線対にたすき掛けで接続されるカップル容量素子、アナ
ログ・デジタル（Ａ−Ｄ）コンパレータにおける容量素
子などである。カップル容量素子の容量値は多値センス
動作の精度を左右し、Ａ−Ｄコンパレータで用いられる
容量素子の容量値はＡ−Ｄ変換の精度を左右するため
に、形成されるこれら容量素子の容量値は高精度なもの
が要求される。
種々半導体装置で用いられている。例えば、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）における
電荷を保持する容量素子、多値ＤＲＡＭにおけるビット
線対にたすき掛けで接続されるカップル容量素子、アナ
ログ・デジタル（Ａ−Ｄ）コンパレータにおける容量素
子などである。カップル容量素子の容量値は多値センス
動作の精度を左右し、Ａ−Ｄコンパレータで用いられる
容量素子の容量値はＡ−Ｄ変換の精度を左右するため
に、形成されるこれら容量素子の容量値は高精度なもの
が要求される。
【０００３】これら容量素子は、金属−絶縁物−金属
（ＭＩＭ）構造のものと、金属−絶縁物−半導体（ＭＩ
Ｓ）構造のものとが一般に用いられている。ＭＩＳ構造
において、絶縁物が酸化物である金属−酸化物−半導体
（ＭＯＳ）構造は、半導体装置を構成する主な素子であ
るＭＯＳ電界効果トランジスタと同一の形成工程で製造
することが可能であるために、ＭＯＳキャパシタとして
最もよく用いられてきた。
（ＭＩＭ）構造のものと、金属−絶縁物−半導体（ＭＩ
Ｓ）構造のものとが一般に用いられている。ＭＩＳ構造
において、絶縁物が酸化物である金属−酸化物−半導体
（ＭＯＳ）構造は、半導体装置を構成する主な素子であ
るＭＯＳ電界効果トランジスタと同一の形成工程で製造
することが可能であるために、ＭＯＳキャパシタとして
最もよく用いられてきた。
【０００４】ＭＯＳキャパシタとして多用されるＭＯＳ
構造は、半導体基板表面に半導体基板の導電型と異なる
導電型の拡散層と、その拡散層表面に形成された酸化膜
（一般にシリコン酸化膜）と、シリコン酸化膜上に形成
された導体層とによって構成され、拡散層が一方の電極
となり、導体層が他方の電極となるものであり、これら
二つの電極の間に電圧が印加されてＭＯＳキャパシタと
して動作する。
構造は、半導体基板表面に半導体基板の導電型と異なる
導電型の拡散層と、その拡散層表面に形成された酸化膜
（一般にシリコン酸化膜）と、シリコン酸化膜上に形成
された導体層とによって構成され、拡散層が一方の電極
となり、導体層が他方の電極となるものであり、これら
二つの電極の間に電圧が印加されてＭＯＳキャパシタと
して動作する。
【０００５】図８は、通常よく用いられるＭＯＳキャパ
シタの平面構造（ａ）と断面構造（ｂ）を示したもので
ある。図において、１０１はＰ型シリコン基板、１０２
はＰ型シリコン基板１０１の表面にリンなどのｎ型不純
物が低濃度に導入されたＮ型のチャネルドープ層、１０
３はチャネルドープ層１０２を含みＰ型シリコン基板１
０１の主面上に形成されたシリコン酸化膜からなるゲー
ト酸化膜、１０４はチャネルドープ層１０２の領域内の
ゲート酸化膜１０３上に形成されたＮ型不純物がドープ
された多結晶シリコンからなる第１のゲート電極、１０
５はゲート電極１０４の周囲に沿ってＰ型シリコン基板
１０１の主表面に形成されたＮ型の不純物が高濃度に導
入された第１のＮ＋拡散層である。この第１のＮ＋拡散
層１０５は、第１のゲート電極１０４をマスクとして、
リンイオン等の不純物を高濃度にイオン注入した後に、
熱処理することで不純物であるリンが拡散し、チャネル
ドープ層１０２よりも深い領域にわたって高濃度層とな
るものである。また、第１のＮ＋型拡散層１０５は、前
記熱処理によって横方向にも拡散し、第１のゲート電極
１０４の外周部よりもわずかに内側へも入り込んだ状態
となる。このように、ゲート酸化膜１０３を挟んで上部
に形成された第１のゲート電極１０４が一方の電極とな
り、ゲート酸化膜を挟んで下部にはチャネルドープ層１
０２と接続した第１のＮ＋拡散層１０５が他方の電極と
なるＭＯＳキャパシタが構成される。
シタの平面構造（ａ）と断面構造（ｂ）を示したもので
ある。図において、１０１はＰ型シリコン基板、１０２
はＰ型シリコン基板１０１の表面にリンなどのｎ型不純
物が低濃度に導入されたＮ型のチャネルドープ層、１０
３はチャネルドープ層１０２を含みＰ型シリコン基板１
０１の主面上に形成されたシリコン酸化膜からなるゲー
ト酸化膜、１０４はチャネルドープ層１０２の領域内の
ゲート酸化膜１０３上に形成されたＮ型不純物がドープ
された多結晶シリコンからなる第１のゲート電極、１０
５はゲート電極１０４の周囲に沿ってＰ型シリコン基板
１０１の主表面に形成されたＮ型の不純物が高濃度に導
入された第１のＮ＋拡散層である。この第１のＮ＋拡散
層１０５は、第１のゲート電極１０４をマスクとして、
リンイオン等の不純物を高濃度にイオン注入した後に、
熱処理することで不純物であるリンが拡散し、チャネル
ドープ層１０２よりも深い領域にわたって高濃度層とな
るものである。また、第１のＮ＋型拡散層１０５は、前
記熱処理によって横方向にも拡散し、第１のゲート電極
１０４の外周部よりもわずかに内側へも入り込んだ状態
となる。このように、ゲート酸化膜１０３を挟んで上部
に形成された第１のゲート電極１０４が一方の電極とな
り、ゲート酸化膜を挟んで下部にはチャネルドープ層１
０２と接続した第１のＮ＋拡散層１０５が他方の電極と
なるＭＯＳキャパシタが構成される。
【０００６】このＭＯＳキャパシタの２つの電極間に電
圧が印加されると図９に示すような動作特性を示す。す
なわち、第１のＮ＋拡散層に印加された電圧を基準電圧
として第１のゲート電極に印加されたゲート電圧ＶＧが
高い場合、つまり正電圧が印加された場合には、チャネ
ルドープ層１０２の負電荷が表面部で引き寄せられた蓄
積状態となり、容量Ｃ１は一定の値をとる。ＶＧを正電
圧から負電圧側に印加していくと、所定の負電圧ＶＧｄ
までは容量Ｃ１は一定である。このＶＧｄの値は、第１
のゲート電極の仕事関数、チャネルドープ層の不純物濃
度およびゲート酸化膜の膜厚に依存する。さらに負電圧
側にするとゲート酸化膜１０３近傍のチャネルドープ層
の負電荷は次第に深い方向に押しやられて、チャネルド
ープ層１０３の表面には自由電荷が存在しない空乏層が
深さ方向に広がる。この空乏層の形成はチャネルドープ
層１０２の不純物濃度、ゲート酸化膜およびゲート電極
に印加される負電圧の大きさに依存する。さらに負電圧
側にすると、空乏層幅が最大値に達する所定の負電圧Ｖ
Ｇａ以下ではチャネルドープ層１０３の表面に正電荷が
存在する反転層が形成され、容量Ｃ１は一定値となる。
以上のように、チャネルドープ層１０３のＮ型不純物濃
度が低い場合のＭＯＳキャパシタの全容量Ｃ１は、図１
０に示すようにゲート酸化膜の容量Ｃｏｘとゲート電圧
ＶＧに依存すす空乏層および反転層の容量Ｃｓ１が直列
に接続された特性を示し、次のような（１）式で表され
る。
圧が印加されると図９に示すような動作特性を示す。す
なわち、第１のＮ＋拡散層に印加された電圧を基準電圧
として第１のゲート電極に印加されたゲート電圧ＶＧが
高い場合、つまり正電圧が印加された場合には、チャネ
ルドープ層１０２の負電荷が表面部で引き寄せられた蓄
積状態となり、容量Ｃ１は一定の値をとる。ＶＧを正電
圧から負電圧側に印加していくと、所定の負電圧ＶＧｄ
までは容量Ｃ１は一定である。このＶＧｄの値は、第１
のゲート電極の仕事関数、チャネルドープ層の不純物濃
度およびゲート酸化膜の膜厚に依存する。さらに負電圧
側にするとゲート酸化膜１０３近傍のチャネルドープ層
の負電荷は次第に深い方向に押しやられて、チャネルド
ープ層１０３の表面には自由電荷が存在しない空乏層が
深さ方向に広がる。この空乏層の形成はチャネルドープ
層１０２の不純物濃度、ゲート酸化膜およびゲート電極
に印加される負電圧の大きさに依存する。さらに負電圧
側にすると、空乏層幅が最大値に達する所定の負電圧Ｖ
Ｇａ以下ではチャネルドープ層１０３の表面に正電荷が
存在する反転層が形成され、容量Ｃ１は一定値となる。
以上のように、チャネルドープ層１０３のＮ型不純物濃
度が低い場合のＭＯＳキャパシタの全容量Ｃ１は、図１
０に示すようにゲート酸化膜の容量Ｃｏｘとゲート電圧
ＶＧに依存すす空乏層および反転層の容量Ｃｓ１が直列
に接続された特性を示し、次のような（１）式で表され
る。
【０００７】 １／Ｃ１＝（１／Ｃｏｘ）＋（１／Ｃｓ１） ・・・（１） チャネルドープ層１０２の不純物濃度が高いほど空乏層
幅が小さくなるため、（１）式右辺の第２項は小さくな
る。一方、ゲート酸化膜１０３を間に挟んだ第１のゲー
ト電極１０４と不純物濃度が十分に高い第１のＮ＋拡散
層１０５の重なる領域ではほとんど空乏層が形成されな
いため（１）式右辺の第２項は無視することができるほ
ど小さい値となる。この重なる領域での容量は（１）式
右辺の第１項のみで表され、すなわち、ゲート酸化膜の
容量Ｃｏｘのみである。
幅が小さくなるため、（１）式右辺の第２項は小さくな
る。一方、ゲート酸化膜１０３を間に挟んだ第１のゲー
ト電極１０４と不純物濃度が十分に高い第１のＮ＋拡散
層１０５の重なる領域ではほとんど空乏層が形成されな
いため（１）式右辺の第２項は無視することができるほ
ど小さい値となる。この重なる領域での容量は（１）式
右辺の第１項のみで表され、すなわち、ゲート酸化膜の
容量Ｃｏｘのみである。
【０００８】以上のように、図８に示したチャネルドー
プ層１０２の不純物濃度が低く、かつ第１のゲート電極
１０４直下のチャネルドープ層１０２の面積の占める割
合の大きなＭＯＳキャパシタの場合には、ＶＧｄより低
い負電圧におけるＭＯＳキャパシタの容量値Ｃ１は印加
される電圧によって大きく変化してしまい、カップル容
量やＡ−Ｄコンパレータで用いられる容量素子では大き
な問題となる。
プ層１０２の不純物濃度が低く、かつ第１のゲート電極
１０４直下のチャネルドープ層１０２の面積の占める割
合の大きなＭＯＳキャパシタの場合には、ＶＧｄより低
い負電圧におけるＭＯＳキャパシタの容量値Ｃ１は印加
される電圧によって大きく変化してしまい、カップル容
量やＡ−Ｄコンパレータで用いられる容量素子では大き
な問題となる。
【０００９】上記のＭＯＳキャパシタの容量Ｃ１が負電
圧において低下するという問題点を改善する従来例とし
て、たとえば特開平１−１４６３５１号公報に半導体装
置が開示されている。
圧において低下するという問題点を改善する従来例とし
て、たとえば特開平１−１４６３５１号公報に半導体装
置が開示されている。
【００１０】図１１は、上述の特開平１−１４６３５１
号公報の半導体装置の平面構造（ａ）と断面構造（ｂ）
を説明するための図である。尚、図８の説明と重複する
部分は省略する。図において、１０１から１０３は図８
と同じもの、１０６は第１の導電層となる矩形状の第２
のゲート電極、１０７は矩形状に形成された開口、１０
８は第２の導電層となる不純物領域である第２のＮ＋拡
散層である。上記第２のゲート電極１０６は、縦および
横方向にそれぞれ５個の上記開口１０７が配置されるも
のであり、また、上記第２のＮ＋拡散層１０８は、チャ
ネルドープ層１０２の周辺部の上記第２のゲート電極１
０６の外周部に相当する領域に形成されるほかに、上記
開口１０７に対向する領域にも形成されるものであり、
これらの点が図８に示すものの構成と大きく異なる点で
ある。上記第２のゲート電極１０６、第２のＮ＋拡散層
１０８は、大略、次のように形成される。尚、ゲート酸
化膜１０３が形成される工程までは図８で示したものと
同じであるので省略する。
号公報の半導体装置の平面構造（ａ）と断面構造（ｂ）
を説明するための図である。尚、図８の説明と重複する
部分は省略する。図において、１０１から１０３は図８
と同じもの、１０６は第１の導電層となる矩形状の第２
のゲート電極、１０７は矩形状に形成された開口、１０
８は第２の導電層となる不純物領域である第２のＮ＋拡
散層である。上記第２のゲート電極１０６は、縦および
横方向にそれぞれ５個の上記開口１０７が配置されるも
のであり、また、上記第２のＮ＋拡散層１０８は、チャ
ネルドープ層１０２の周辺部の上記第２のゲート電極１
０６の外周部に相当する領域に形成されるほかに、上記
開口１０７に対向する領域にも形成されるものであり、
これらの点が図８に示すものの構成と大きく異なる点で
ある。上記第２のゲート電極１０６、第２のＮ＋拡散層
１０８は、大略、次のように形成される。尚、ゲート酸
化膜１０３が形成される工程までは図８で示したものと
同じであるので省略する。
【００１１】上記ゲート酸化膜１０３が形成された後、
その上の全面にドープド多結晶シリコン膜等よりなる電
極膜が堆積され、この電極膜にパターニング処理が施さ
れて上記開口１０７を有する第２ゲート電極１０６が形
成される。その後、上記第２のゲート電極１０６をマス
クとして、リンイオン等の不純物が高濃度にイオン注入
されてイオン注入層が形成され、しかる後に、熱処理に
よって不純物を拡散し、第２のＮ＋拡散層１０８が形成
される。これにより、上記ゲート酸化膜１０３を挟んで
上記第２のゲート電極１０６と第２のＮ＋拡散層１０８
とを両電極とするＭＯＳキャパシタが得られる。
その上の全面にドープド多結晶シリコン膜等よりなる電
極膜が堆積され、この電極膜にパターニング処理が施さ
れて上記開口１０７を有する第２ゲート電極１０６が形
成される。その後、上記第２のゲート電極１０６をマス
クとして、リンイオン等の不純物が高濃度にイオン注入
されてイオン注入層が形成され、しかる後に、熱処理に
よって不純物を拡散し、第２のＮ＋拡散層１０８が形成
される。これにより、上記ゲート酸化膜１０３を挟んで
上記第２のゲート電極１０６と第２のＮ＋拡散層１０８
とを両電極とするＭＯＳキャパシタが得られる。
【００１２】この場合のＭＯＳキャパシタは、上記第２
のゲート電極１０６の面積が図８の第１のゲート電極１
０４の面積と同じになっているが、上記開口１０７が形
成されたことによってその形成領域が大きなものとなっ
ている。ところが、上記第２のＮ＋拡散層１０８は、上
記第２のゲート電極１０６の外周部に相当する領域と、
上記開口１０７部に相当する領域とに形成されているた
め、横方向拡散Δｘの領域も高濃度不純物層であり、そ
れら横方向拡散領域の累計面積が図８に比べて増大した
ものとなっている。すなわち第２のゲート電極１０６直
下の低不純物濃度のチャネル領域の面積の占める割合が
低減され、（１）式右辺のゲート電圧に依存する第２項
の割合が小さくなり、確度の高い動作特性を示すものと
なる。
のゲート電極１０６の面積が図８の第１のゲート電極１
０４の面積と同じになっているが、上記開口１０７が形
成されたことによってその形成領域が大きなものとなっ
ている。ところが、上記第２のＮ＋拡散層１０８は、上
記第２のゲート電極１０６の外周部に相当する領域と、
上記開口１０７部に相当する領域とに形成されているた
め、横方向拡散Δｘの領域も高濃度不純物層であり、そ
れら横方向拡散領域の累計面積が図８に比べて増大した
ものとなっている。すなわち第２のゲート電極１０６直
下の低不純物濃度のチャネル領域の面積の占める割合が
低減され、（１）式右辺のゲート電圧に依存する第２項
の割合が小さくなり、確度の高い動作特性を示すものと
なる。
【００１３】
【発明が解決しようとする課題】図１１の従来例におい
て、第２のゲート電極１０６に開口１０７を設けること
で開口１０７の領域にも第２のＮ＋拡散層１０８が形成
されるために、第２のＮ＋拡散層は横方向拡散した領域
に対するチャネルドープ層１０２の領域の面積の割合が
減少してゲート電圧が負に印加された場合の容量Ｃ１の
減少が低減されたが、完全に解決されたわけではない。
すなわち、このＭＯＳキャパシタが半導体装置内で用い
られるときに、ＭＯＳキャパシタの２つの電極の間に印
加される使用電圧範囲において容量値Ｃ１が一定でない
ことが根本的な課題である。
て、第２のゲート電極１０６に開口１０７を設けること
で開口１０７の領域にも第２のＮ＋拡散層１０８が形成
されるために、第２のＮ＋拡散層は横方向拡散した領域
に対するチャネルドープ層１０２の領域の面積の割合が
減少してゲート電圧が負に印加された場合の容量Ｃ１の
減少が低減されたが、完全に解決されたわけではない。
すなわち、このＭＯＳキャパシタが半導体装置内で用い
られるときに、ＭＯＳキャパシタの２つの電極の間に印
加される使用電圧範囲において容量値Ｃ１が一定でない
ことが根本的な課題である。
【００１４】この課題を解決する方法は、空乏化が生じ
ないようにチャネルドープ層の不純物濃度を十分高くす
ることである。しかし、チャネルドープ層１０２の不純
物濃度を第１のＮ＋拡散層１０８の不純物濃度と同程度
に高くすることは可能であるが、チャネルドープ層１０
２の不純物濃度を高くするための製造プロセスを考慮す
ると別の新たな問題が生じる。
ないようにチャネルドープ層の不純物濃度を十分高くす
ることである。しかし、チャネルドープ層１０２の不純
物濃度を第１のＮ＋拡散層１０８の不純物濃度と同程度
に高くすることは可能であるが、チャネルドープ層１０
２の不純物濃度を高くするための製造プロセスを考慮す
ると別の新たな問題が生じる。
【００１５】チャネルドープ層１０２を形成する順番と
してゲート酸化膜１０３を形成する前と後が考えられ
る。ゲート酸化膜１０３形成後にチャネルドープ層１０
２を形成する製造方法では、所望の領域のみにチャネル
ドープ層１０２を形成するためにリソグラフィー工程に
よってレジストパターンを形成した後イオン注入によっ
てリンなどのＮ型不純物を導入し、レジストを除去して
から第１のゲート電極１０４となる多結晶シリコンを堆
積することになる。つまり、ゲート酸化膜１０３を形成
するゲート酸化工程と、第１のゲート電極１０４となる
多結晶シリコン膜の堆積工程との間にリソグラフィーや
イオン注入などの様々な工程が入る。薄いゲート酸化膜
１０３が露出したままに様々な工程を行うことが、ゲー
ト酸化膜の絶縁性を大幅に劣化させることは周知であ
り、ゲート酸化膜の信頼性の低下をもたらす。
してゲート酸化膜１０３を形成する前と後が考えられ
る。ゲート酸化膜１０３形成後にチャネルドープ層１０
２を形成する製造方法では、所望の領域のみにチャネル
ドープ層１０２を形成するためにリソグラフィー工程に
よってレジストパターンを形成した後イオン注入によっ
てリンなどのＮ型不純物を導入し、レジストを除去して
から第１のゲート電極１０４となる多結晶シリコンを堆
積することになる。つまり、ゲート酸化膜１０３を形成
するゲート酸化工程と、第１のゲート電極１０４となる
多結晶シリコン膜の堆積工程との間にリソグラフィーや
イオン注入などの様々な工程が入る。薄いゲート酸化膜
１０３が露出したままに様々な工程を行うことが、ゲー
ト酸化膜の絶縁性を大幅に劣化させることは周知であ
り、ゲート酸化膜の信頼性の低下をもたらす。
【００１６】一方、ゲート酸化膜１０３形成前にチャネ
ルドープ層１０２を形成する製造方法では、ゲート酸化
膜１０３形成直後に第１のゲート電極１０４となる多結
晶シリコンを堆積することができるために上述のような
ゲート酸化膜１０３の信頼性の低下といった問題点は生
じることはない。しかし、高不純物濃度のチャネルドー
プ層１０２を形成する場合、リンなどの不純物のイオン
注入量を増加させて不純物濃度を高くしてからゲート酸
化を行う必要がある。その際、表面に高濃度不純物層を
有するシリコン基板の酸化には、別の問題点が生じる。
ルドープ層１０２を形成する製造方法では、ゲート酸化
膜１０３形成直後に第１のゲート電極１０４となる多結
晶シリコンを堆積することができるために上述のような
ゲート酸化膜１０３の信頼性の低下といった問題点は生
じることはない。しかし、高不純物濃度のチャネルドー
プ層１０２を形成する場合、リンなどの不純物のイオン
注入量を増加させて不純物濃度を高くしてからゲート酸
化を行う必要がある。その際、表面に高濃度不純物層を
有するシリコン基板の酸化には、別の問題点が生じる。
【００１７】図１２には、ゲート酸化を８５０℃の酸素
雰囲気で行った場合の、チャネルドープ層１０３を形成
するためのリンのイオン注入ドーズ量に対するゲート酸
化膜の膜厚増加率および容量値減少率を示した。膜厚増
加率とは（チャネルドープ層領域上でのゲート酸化膜
厚）／（Ｎ型不純物のドープされていないＰ型シリコン
基板上でのゲート酸化膜厚）と定義した。容量値減少率
とは、（ゲート電圧ＶＧ＝−２Ｖの容量値）／（ゲート
電圧ＶＧ＝０Ｖの容量値）と定義した。イオン注入ドー
ズ量が５×１０15ｃｍ-2以上ではＶＧ＝−２ＶとＶＧ＝
０Ｖの容量値はほぼ同じ値であり、ＭＯＳキャパシタの
容量値はゲート電圧が−２Ｖまでは少なくともゲート電
圧に依存しない。しかし、このイオン注入ドーズ量で形
成されたチャネルドープ層の表面のゲート酸化膜厚は、
表面にＮ型不純物層のないＰ型シリコン基板の酸化膜厚
の２．３倍に増加する。このゲート酸化膜の膜厚増加を
あらかじめ考慮して所望の容量値となるＭＯＳキャパシ
タのゲート電極面積を決めることも可能であるが、図１
２からも明らかなように、イオン注入ドーズ量が５×１
０15ｃｍ-2付近ではイオン注入量がわずかに変化した場
合、ゲート酸化膜厚が大きく変化する。すなわちプロセ
ス変動の影響が大きいという欠点がある。また、表面に
Ｎ型不純物が高濃度にドープされたシリコン基板を酸化
すると、酸化しているあいだに不純物が外方拡散するこ
とでゲート酸化炉をリンなどの不純物で汚染するという
欠点もある。
雰囲気で行った場合の、チャネルドープ層１０３を形成
するためのリンのイオン注入ドーズ量に対するゲート酸
化膜の膜厚増加率および容量値減少率を示した。膜厚増
加率とは（チャネルドープ層領域上でのゲート酸化膜
厚）／（Ｎ型不純物のドープされていないＰ型シリコン
基板上でのゲート酸化膜厚）と定義した。容量値減少率
とは、（ゲート電圧ＶＧ＝−２Ｖの容量値）／（ゲート
電圧ＶＧ＝０Ｖの容量値）と定義した。イオン注入ドー
ズ量が５×１０15ｃｍ-2以上ではＶＧ＝−２ＶとＶＧ＝
０Ｖの容量値はほぼ同じ値であり、ＭＯＳキャパシタの
容量値はゲート電圧が−２Ｖまでは少なくともゲート電
圧に依存しない。しかし、このイオン注入ドーズ量で形
成されたチャネルドープ層の表面のゲート酸化膜厚は、
表面にＮ型不純物層のないＰ型シリコン基板の酸化膜厚
の２．３倍に増加する。このゲート酸化膜の膜厚増加を
あらかじめ考慮して所望の容量値となるＭＯＳキャパシ
タのゲート電極面積を決めることも可能であるが、図１
２からも明らかなように、イオン注入ドーズ量が５×１
０15ｃｍ-2付近ではイオン注入量がわずかに変化した場
合、ゲート酸化膜厚が大きく変化する。すなわちプロセ
ス変動の影響が大きいという欠点がある。また、表面に
Ｎ型不純物が高濃度にドープされたシリコン基板を酸化
すると、酸化しているあいだに不純物が外方拡散するこ
とでゲート酸化炉をリンなどの不純物で汚染するという
欠点もある。
【００１８】本発明は、このような欠点を解決し、印加
される電圧によって容量値の変化しないＭＯＳ容量素子
を得るための構造と製造方法を提供することを目的とす
る。
される電圧によって容量値の変化しないＭＯＳ容量素子
を得るための構造と製造方法を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】本発明による半導体装置
は、第１導電型半導体基板表面に形成された逆導電型の
第１の拡散層と前記第１の拡散層上に形成された絶縁膜
と前記絶縁膜上に形成された導体層からなる電極によっ
て構成される容量素子を含む半導体装置において、前記
電極の幅が前記電極以外の前記半導体基板表面に導入さ
れた不純物がその後の熱処理によって前記電極直下の横
方向へ拡散した長さの２倍より狭いことを特徴とする。
は、第１導電型半導体基板表面に形成された逆導電型の
第１の拡散層と前記第１の拡散層上に形成された絶縁膜
と前記絶縁膜上に形成された導体層からなる電極によっ
て構成される容量素子を含む半導体装置において、前記
電極の幅が前記電極以外の前記半導体基板表面に導入さ
れた不純物がその後の熱処理によって前記電極直下の横
方向へ拡散した長さの２倍より狭いことを特徴とする。
【００２０】本発明の半導体装置の製造方法は、第１導
電型半導体基板の表面に絶縁膜を形成する工程と、前記
絶縁膜上に導体層からなる電極を形成する工程と、前記
第１導電型半導体基板と逆導電型の第１の拡散層を形成
するための不純物を前記電極をマスクに前記第１導電型
半導体基板表面に導入する工程と、前記電極の下部領域
の前記第１導電型半導体基板の表面領域がすべて前記第
２導電型拡散層となるように前記不純物を横方向に拡散
させる熱処理工程を含むことを特徴とする。好ましく
は、トランジスタのソース・ドレインとなる第２の拡散
層を形成する工程の前に行う。
電型半導体基板の表面に絶縁膜を形成する工程と、前記
絶縁膜上に導体層からなる電極を形成する工程と、前記
第１導電型半導体基板と逆導電型の第１の拡散層を形成
するための不純物を前記電極をマスクに前記第１導電型
半導体基板表面に導入する工程と、前記電極の下部領域
の前記第１導電型半導体基板の表面領域がすべて前記第
２導電型拡散層となるように前記不純物を横方向に拡散
させる熱処理工程を含むことを特徴とする。好ましく
は、トランジスタのソース・ドレインとなる第２の拡散
層を形成する工程の前に行う。
【００２１】また、本発明の半導体装置の製造方法は、
第１導電型半導体基板の表面に絶縁膜を形成する工程
と、前記絶縁膜上に導体層からなる電極を形成する工程
と、前記第１導電型半導体基板と逆導電型の第１の拡散
層を形成するための不純物を回転斜めイオン注入を用い
て前記電極の下部領域の第１導電型半導体基板表面に導
入する工程とを含むことを特徴とする。
第１導電型半導体基板の表面に絶縁膜を形成する工程
と、前記絶縁膜上に導体層からなる電極を形成する工程
と、前記第１導電型半導体基板と逆導電型の第１の拡散
層を形成するための不純物を回転斜めイオン注入を用い
て前記電極の下部領域の第１導電型半導体基板表面に導
入する工程とを含むことを特徴とする。
【００２２】ここで、本発明の半導体装置は、電極の幅
が、前記第１の拡散層の横方向拡散長さの２倍より狭い
ために、ゲート電極の下部領域の半導体基板表面が完全
に高濃度拡散層となる。このために、空乏化が生じるこ
とがなく、印加される電圧によって容量値が変化するこ
とがない。
が、前記第１の拡散層の横方向拡散長さの２倍より狭い
ために、ゲート電極の下部領域の半導体基板表面が完全
に高濃度拡散層となる。このために、空乏化が生じるこ
とがなく、印加される電圧によって容量値が変化するこ
とがない。
【００２３】また、本発明の半導体装置の製造方法は、
ゲート酸化される半導体基板表面に高濃度不純物層が存
在しないために酸化膜厚は均一であり、さらに、ゲート
酸化直後に電極となる導電体膜を堆積するためにゲート
酸化膜の信頼性が劣化することはない。
ゲート酸化される半導体基板表面に高濃度不純物層が存
在しないために酸化膜厚は均一であり、さらに、ゲート
酸化直後に電極となる導電体膜を堆積するためにゲート
酸化膜の信頼性が劣化することはない。
【００２４】さらに、本発明の半導体装置の製造方法
は、ＭＯＳキャパシタを構成する第１の高濃度拡散層の
熱処理工程が、トランジスタのソース・ドレインとなる
第２の高濃度拡散層の形成工程より前に行われるため
に、トランジスタの特性に影響を与えることはない。
は、ＭＯＳキャパシタを構成する第１の高濃度拡散層の
熱処理工程が、トランジスタのソース・ドレインとなる
第２の高濃度拡散層の形成工程より前に行われるため
に、トランジスタの特性に影響を与えることはない。
【００２５】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００２６】図１は、本発明になる半導体装置の構造の
実施の形態を示す平面図（ａ）と、そのＡ−Ａ′におけ
る断面図（ｂ）である。同図において、１はＭＯＳキャ
パシタ領域、２はＭＯＳトランジスタ領域、３はＰ型シ
リコン基板、４は素子を分離するためのフィールド酸化
膜、５ａ，５ｂはＭＯＳキャパシタおよびＭＯＳトラン
ジスタのゲート酸化膜、６はＭＯＳキャパシタの一方の
電極となる第１のゲート電極、７はＭＯＳトランジスタ
のゲート電極となる第２のゲート電極、８はＭＯＳキャ
パシタの他の電極となる第１のＮ＋拡散層、９はＭＯＳ
トランジスタのソース・ドレインとなる第２のＮ＋拡散
層、１０はＭＯＳトランジスタのチャネルドープ層、Ｌ
１は第１のゲート電極の幅、Ｌ２は第２のゲート電極の
幅、ΔＸ１は第１のＮ＋拡散層の横方向への広がり長、
ΔＸ２は第２のＮ＋拡散層の横方向への広がり長であ
る。ＭＯＳキャパシタにおいて、第１のゲート電極の幅
Ｌ１は、以下の（２）式に示す関係であり、 Ｌ１＜２ΔＸ１ ・・・（２） 第１のゲート電極６の直下のＰ型シリコン基板３の表面
は、第１のＮ＋拡散層となっている。
実施の形態を示す平面図（ａ）と、そのＡ−Ａ′におけ
る断面図（ｂ）である。同図において、１はＭＯＳキャ
パシタ領域、２はＭＯＳトランジスタ領域、３はＰ型シ
リコン基板、４は素子を分離するためのフィールド酸化
膜、５ａ，５ｂはＭＯＳキャパシタおよびＭＯＳトラン
ジスタのゲート酸化膜、６はＭＯＳキャパシタの一方の
電極となる第１のゲート電極、７はＭＯＳトランジスタ
のゲート電極となる第２のゲート電極、８はＭＯＳキャ
パシタの他の電極となる第１のＮ＋拡散層、９はＭＯＳ
トランジスタのソース・ドレインとなる第２のＮ＋拡散
層、１０はＭＯＳトランジスタのチャネルドープ層、Ｌ
１は第１のゲート電極の幅、Ｌ２は第２のゲート電極の
幅、ΔＸ１は第１のＮ＋拡散層の横方向への広がり長、
ΔＸ２は第２のＮ＋拡散層の横方向への広がり長であ
る。ＭＯＳキャパシタにおいて、第１のゲート電極の幅
Ｌ１は、以下の（２）式に示す関係であり、 Ｌ１＜２ΔＸ１ ・・・（２） 第１のゲート電極６の直下のＰ型シリコン基板３の表面
は、第１のＮ＋拡散層となっている。
【００２７】一方、ＭＯＳトランジスタにおいては、第
２のゲート電極の幅Ｌ２は以下の（３）式に示す関係で
あり、 Ｌ２＞２ΔＸ２ ・・・（３） 第２のゲート電極７の両側に形成された第２のＮ＋拡散
層９は第２のゲート電極７の直下のＰ型シリコン基板３
では重なることがなく、チャネルドープ層１０で分離さ
れている。
２のゲート電極の幅Ｌ２は以下の（３）式に示す関係で
あり、 Ｌ２＞２ΔＸ２ ・・・（３） 第２のゲート電極７の両側に形成された第２のＮ＋拡散
層９は第２のゲート電極７の直下のＰ型シリコン基板３
では重なることがなく、チャネルドープ層１０で分離さ
れている。
【００２８】次に、本発明の第１の実施の形態の半導体
装置を形成するための製造方法の第１の実施例を図面を
用いて説明する。図２、図３および図１（ｂ）は、第１
の実施の形態の第１の実施例を順を追って示した断面図
である。
装置を形成するための製造方法の第１の実施例を図面を
用いて説明する。図２、図３および図１（ｂ）は、第１
の実施の形態の第１の実施例を順を追って示した断面図
である。
【００２９】Ｐ型シリコン基板３の所望の表面に通常の
選択酸化法によって素子を分離する膜厚３５０ｎｍのフ
ィールド酸化膜４を形成し、ＭＯＳキャパシタ領域１お
よびＭＯＳトランジスタ領域２の前記Ｐ型シリコン基板
３の表面に膜厚２０ｎｍのシリコン酸化膜１１を形成
し、ＭＯＳキャパシタ領域１を被覆しＭＯＳトランジス
タ領域２を開口するようにレジストパターン１２を形成
した後、ＭＯＳトランジスタのしきい値電圧を所望の値
にするためにイオン注入法によりＭＯＳトランジスタ領
域２にボロンイオンをエネルギー２０ｋｅＶで２×１０
12ｃｍ-2注入してボロン注入層１３を形成すると図２
（ａ）となる。
選択酸化法によって素子を分離する膜厚３５０ｎｍのフ
ィールド酸化膜４を形成し、ＭＯＳキャパシタ領域１お
よびＭＯＳトランジスタ領域２の前記Ｐ型シリコン基板
３の表面に膜厚２０ｎｍのシリコン酸化膜１１を形成
し、ＭＯＳキャパシタ領域１を被覆しＭＯＳトランジス
タ領域２を開口するようにレジストパターン１２を形成
した後、ＭＯＳトランジスタのしきい値電圧を所望の値
にするためにイオン注入法によりＭＯＳトランジスタ領
域２にボロンイオンをエネルギー２０ｋｅＶで２×１０
12ｃｍ-2注入してボロン注入層１３を形成すると図２
（ａ）となる。
【００３０】次に、前記レジストパターン１２を除去し
た後、窒素雰囲気で８５０℃、３０分の熱処理をおこな
い、前記ホウ素注入層１３のボロンを活性化してチャネ
ルドープ層１０を形成する。次に、前記シリコン酸化膜
１１をフッ酸でエッチングした後、８５０℃の酸素雰囲
気で露出したＰ型シリコン基板表面を酸化して、膜厚１
０ｎｍのゲート酸化膜５ａ，５ｂを形成すると図２
（ｂ）となる。
た後、窒素雰囲気で８５０℃、３０分の熱処理をおこな
い、前記ホウ素注入層１３のボロンを活性化してチャネ
ルドープ層１０を形成する。次に、前記シリコン酸化膜
１１をフッ酸でエッチングした後、８５０℃の酸素雰囲
気で露出したＰ型シリコン基板表面を酸化して、膜厚１
０ｎｍのゲート酸化膜５ａ，５ｂを形成すると図２
（ｂ）となる。
【００３１】次に、ＣＤＶ法により膜厚２５０ｎｍのリ
ンがドープされた多結晶シリコン膜を堆積した後、通常
のリソグラフィー技術とドライエッチング技術を用いて
所望の領域にＭＯＳキャパシタの一方の電極となる第１
のゲート電極６およびＭＯＳトランジスタのゲート電極
となる第２のゲート電極７を形成すると図２（ｃ）とな
る。ここで、第１のゲート電極の幅Ｌ１は３００ｎｍで
あり、第２のゲート電極の幅Ｌ２は４００ｎｍである。
ンがドープされた多結晶シリコン膜を堆積した後、通常
のリソグラフィー技術とドライエッチング技術を用いて
所望の領域にＭＯＳキャパシタの一方の電極となる第１
のゲート電極６およびＭＯＳトランジスタのゲート電極
となる第２のゲート電極７を形成すると図２（ｃ）とな
る。ここで、第１のゲート電極の幅Ｌ１は３００ｎｍで
あり、第２のゲート電極の幅Ｌ２は４００ｎｍである。
【００３２】次に、ＭＯＳトランジスタ領域２を被覆し
ＭＯＳキャパシタ領域１を開口するようにレジストパタ
ーン１４を形成した後、イオン注入法によりＭＯＳキャ
パシタ領域１にリンイオンをエネルギー７０ｋｅＶで５
×１０15ｃｍ-2注入してリン注入層１５を形成すると図
３（ａ）となる。
ＭＯＳキャパシタ領域１を開口するようにレジストパタ
ーン１４を形成した後、イオン注入法によりＭＯＳキャ
パシタ領域１にリンイオンをエネルギー７０ｋｅＶで５
×１０15ｃｍ-2注入してリン注入層１５を形成すると図
３（ａ）となる。
【００３３】次に、前記レジストパターン１４を除去し
た後、窒素雰囲気で９００℃、３０分の第１の熱処理を
おこない、前記リン注入層１５のリンを活性化して第１
のＮ＋拡散層８を形成すると図３（ｂ）となる。第１の
熱処理において、前記リン注入層８のリンは拡散し、リ
ン注入層８の下方向および横方向に広がる。前記第１の
ゲート電極６の端部からその直下への横方向への広がり
長ΔＸ１は２５ｎｍ程度である。すなわち、リン注入層
８のリンは第１のゲート電極６の両端から広がるため第
１のゲート電極６の中央部で両端から広がった第１のＮ
＋拡散層８が重なって、第１のゲート電極６の下部領域
のＰ型シリコン基板３の表面は完全にＮ型不純物濃度の
高い拡散層となる。
た後、窒素雰囲気で９００℃、３０分の第１の熱処理を
おこない、前記リン注入層１５のリンを活性化して第１
のＮ＋拡散層８を形成すると図３（ｂ）となる。第１の
熱処理において、前記リン注入層８のリンは拡散し、リ
ン注入層８の下方向および横方向に広がる。前記第１の
ゲート電極６の端部からその直下への横方向への広がり
長ΔＸ１は２５ｎｍ程度である。すなわち、リン注入層
８のリンは第１のゲート電極６の両端から広がるため第
１のゲート電極６の中央部で両端から広がった第１のＮ
＋拡散層８が重なって、第１のゲート電極６の下部領域
のＰ型シリコン基板３の表面は完全にＮ型不純物濃度の
高い拡散層となる。
【００３４】次に、ＭＯＳキャパシタ領域１を被覆しＭ
ＯＳトランジスタ領域２を開口するようにレジストパタ
ーン１６を形成した後、イオン注入法によりＭＯＳトラ
ンジスタ領域２にヒ素イオンをエネルギー７０ｋｅＶで
５×１０15ｃｍ-2注入してヒ素注入層１７を形成すると
図３（ｃ）となる。
ＯＳトランジスタ領域２を開口するようにレジストパタ
ーン１６を形成した後、イオン注入法によりＭＯＳトラ
ンジスタ領域２にヒ素イオンをエネルギー７０ｋｅＶで
５×１０15ｃｍ-2注入してヒ素注入層１７を形成すると
図３（ｃ）となる。
【００３５】次に、前記レジストパターン１６を除去し
た後、窒素雰囲気で８５０℃、１０分の第２の熱処理を
おこない、前記ヒ素注入層１７のヒ素を活性化して第２
のＮ＋拡散層９を形成すると図１（ｂ）となる。この第
２の熱処理において、前記ヒ素注入層１７のヒ素は拡散
し、ヒ素注入層１７の下方向および横方向に広がる。前
記第２のゲート電極７の端部からその直下への横方向へ
の広がり長ΔＸ２は１０ｎｍ程度である。すなわち、第
２のゲート電極７の中央部では前記チャネルドープ層１
０が存在し、第２のゲート電極７の両端に形成されたソ
ース・ドレインとなる第２のＮ＋拡散層９が分離されて
形成される。
た後、窒素雰囲気で８５０℃、１０分の第２の熱処理を
おこない、前記ヒ素注入層１７のヒ素を活性化して第２
のＮ＋拡散層９を形成すると図１（ｂ）となる。この第
２の熱処理において、前記ヒ素注入層１７のヒ素は拡散
し、ヒ素注入層１７の下方向および横方向に広がる。前
記第２のゲート電極７の端部からその直下への横方向へ
の広がり長ΔＸ２は１０ｎｍ程度である。すなわち、第
２のゲート電極７の中央部では前記チャネルドープ層１
０が存在し、第２のゲート電極７の両端に形成されたソ
ース・ドレインとなる第２のＮ＋拡散層９が分離されて
形成される。
【００３６】次に、本発明の第１の実施の形態の半導体
装置を形成するための製造方法の第２の実施例を図面を
用いて説明する。図２および図４は、第１の実施の形態
の第２の実施例を順を追って示した断面図である。
装置を形成するための製造方法の第２の実施例を図面を
用いて説明する。図２および図４は、第１の実施の形態
の第２の実施例を順を追って示した断面図である。
【００３７】図２に示した製造工程は、第１の実施例と
同じ条件であるので、その説明を省略する。
同じ条件であるので、その説明を省略する。
【００３８】次に、ＭＯＳトランジスタ領域２を被覆し
ＭＯＳキャパシタ領域１を開口するようにレジストパタ
ーン３１を形成した後、斜め回転イオン注入法によりＭ
ＯＳキャパシタ領域１にリンイオンをエネルギー１２０
ｋｅＶで７×１０15ｃｍ-2注入してリン注入層３２を形
成すると図４（ａ）となる。回転斜めイオン注入法によ
りリンは第１のゲート電極６の端部から１４０ｎｍにま
でリン注入層３２が形成される。
ＭＯＳキャパシタ領域１を開口するようにレジストパタ
ーン３１を形成した後、斜め回転イオン注入法によりＭ
ＯＳキャパシタ領域１にリンイオンをエネルギー１２０
ｋｅＶで７×１０15ｃｍ-2注入してリン注入層３２を形
成すると図４（ａ）となる。回転斜めイオン注入法によ
りリンは第１のゲート電極６の端部から１４０ｎｍにま
でリン注入層３２が形成される。
【００３９】次に、前記レジストパターン３１を除去し
た後、ＭＯＳキャパシタ領域１を被覆しＭＯＳトランジ
スタ領域２を開口するようにレジストパターン３３を形
成した後、イオン注入法によりＭＯＳトランジスタ領域
１２にヒ素イオンをエネルギー７０ｋｅＶで５×１０15
ｃｍ-2注入してヒ素注入層３４を形成すると図３（ｂ）
となる。
た後、ＭＯＳキャパシタ領域１を被覆しＭＯＳトランジ
スタ領域２を開口するようにレジストパターン３３を形
成した後、イオン注入法によりＭＯＳトランジスタ領域
１２にヒ素イオンをエネルギー７０ｋｅＶで５×１０15
ｃｍ-2注入してヒ素注入層３４を形成すると図３（ｂ）
となる。
【００４０】次に、前記レジストパターン３３を除去し
た後、窒素雰囲気で８５０℃、１０分の熱処理をおこな
い、前記リン注入層３２のリンおよびヒ素注入層３４の
ヒ素を活性化して第１のＮ＋拡散層３５および第２のＮ
＋拡散層３６を形成すると図４（ｃ）となる。この熱処
理において、前記リン注入層３２のリンは拡散し、リン
注入層３２の下方向および横方向に広がる。前記第１の
ゲート電極６の端部からその直下への横方向への広がり
長ΔＸ１は２５ｎｍ程度である。すなわち、リン注入層
３２のリンは第１のゲート電極２０ａの両端から広がる
ため第１のゲート電極６の中央部で両端から広がった第
１のＮ＋拡散層３５が重なって、第１のゲート電極６の
下部領域のＰ型シリコン基板３の表面は完全にＮ型不純
物濃度の高い拡散層となる。一方、前記ヒ素注入層３４
のヒ素は拡散し、ヒ素注入層３４の下方向および横方向
に広がる。前記第２のゲート電極２０ｂの端部からその
直下への横方向への広がり長ΔＸ２は１０ｎｍ程度であ
る。すなわち、第２のゲート電極６の中央部では前記チ
ャネルドープ層１０が存在し、第２のゲート電極７の両
端に形成されたソース・ドレインとなる第２のＮ＋拡散
層３６が分離されて形成される。
た後、窒素雰囲気で８５０℃、１０分の熱処理をおこな
い、前記リン注入層３２のリンおよびヒ素注入層３４の
ヒ素を活性化して第１のＮ＋拡散層３５および第２のＮ
＋拡散層３６を形成すると図４（ｃ）となる。この熱処
理において、前記リン注入層３２のリンは拡散し、リン
注入層３２の下方向および横方向に広がる。前記第１の
ゲート電極６の端部からその直下への横方向への広がり
長ΔＸ１は２５ｎｍ程度である。すなわち、リン注入層
３２のリンは第１のゲート電極２０ａの両端から広がる
ため第１のゲート電極６の中央部で両端から広がった第
１のＮ＋拡散層３５が重なって、第１のゲート電極６の
下部領域のＰ型シリコン基板３の表面は完全にＮ型不純
物濃度の高い拡散層となる。一方、前記ヒ素注入層３４
のヒ素は拡散し、ヒ素注入層３４の下方向および横方向
に広がる。前記第２のゲート電極２０ｂの端部からその
直下への横方向への広がり長ΔＸ２は１０ｎｍ程度であ
る。すなわち、第２のゲート電極６の中央部では前記チ
ャネルドープ層１０が存在し、第２のゲート電極７の両
端に形成されたソース・ドレインとなる第２のＮ＋拡散
層３６が分離されて形成される。
【００４１】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００４２】図５は、本発明になる半導体装置の構造の
第２の実施の形態を示す平面図（ａ）と、そのＡ−Ａ′
における断面図（ｂ）である。同図において、４１はＭ
ＯＳキャパシタ領域、４２はＰＭＯＳトランジスタ領
域、４３はＮＭＯＳトランジスタ領域、４４はＰ型シリ
コン基板、４５はＮウェル、４６はＰウェル、４７は素
子を分離するためのフィールド酸化膜、４８ａ，４８
ｂ，４８ｃはそれぞれＭＯＳキャパシタ、ＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタのゲート酸化膜、
４９はＭＯＳキャパシタの一方の電極となる第１のゲー
ト電極、５０はＰＭＯＳトランジスタのゲート電極とな
る第２のゲート電極、５１はＮＭＯＳトランジスタのゲ
ート電極となる第３のゲート電極、５２はＭＯＳキャパ
シタの他の電極となる第１のＰ＋拡散層、５３はＰＭＯ
Ｓトランジスタのソース・ドレインとなる第２のＰ＋拡
散層、５４はＮＭＯＳトランジスタのソース・ドレイン
となるＮ＋拡散層、５５はＰＭＯＳトランジスタの第１
のチャネルドープ層、５６はＮＭＯＳトランジスタの第
２のチャネルドープ層、Ｌ１は第１のゲート電極の幅、
Ｌ２は第２のゲート電極の幅、Ｌ３は第３のゲート電極
の幅、ΔＸ１は第１のＰ＋拡散層の横方向への広がり
長、ΔＸ２は第２のＰ＋拡散層の横方向への広がり長、
ΔＸ３はＮ＋拡散層の横方向への広がり長である。ＭＯ
Ｓキャパシタにおいて、第１のゲート電極の幅Ｌ１は、
前記（２）式に示す関係であり、第１のゲート電極４９
の直下のＮウェル４５の表面は、第１のＰ＋拡散層５２
となっている。
第２の実施の形態を示す平面図（ａ）と、そのＡ−Ａ′
における断面図（ｂ）である。同図において、４１はＭ
ＯＳキャパシタ領域、４２はＰＭＯＳトランジスタ領
域、４３はＮＭＯＳトランジスタ領域、４４はＰ型シリ
コン基板、４５はＮウェル、４６はＰウェル、４７は素
子を分離するためのフィールド酸化膜、４８ａ，４８
ｂ，４８ｃはそれぞれＭＯＳキャパシタ、ＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタのゲート酸化膜、
４９はＭＯＳキャパシタの一方の電極となる第１のゲー
ト電極、５０はＰＭＯＳトランジスタのゲート電極とな
る第２のゲート電極、５１はＮＭＯＳトランジスタのゲ
ート電極となる第３のゲート電極、５２はＭＯＳキャパ
シタの他の電極となる第１のＰ＋拡散層、５３はＰＭＯ
Ｓトランジスタのソース・ドレインとなる第２のＰ＋拡
散層、５４はＮＭＯＳトランジスタのソース・ドレイン
となるＮ＋拡散層、５５はＰＭＯＳトランジスタの第１
のチャネルドープ層、５６はＮＭＯＳトランジスタの第
２のチャネルドープ層、Ｌ１は第１のゲート電極の幅、
Ｌ２は第２のゲート電極の幅、Ｌ３は第３のゲート電極
の幅、ΔＸ１は第１のＰ＋拡散層の横方向への広がり
長、ΔＸ２は第２のＰ＋拡散層の横方向への広がり長、
ΔＸ３はＮ＋拡散層の横方向への広がり長である。ＭＯ
Ｓキャパシタにおいて、第１のゲート電極の幅Ｌ１は、
前記（２）式に示す関係であり、第１のゲート電極４９
の直下のＮウェル４５の表面は、第１のＰ＋拡散層５２
となっている。
【００４３】また、ＰＭＯＳトランジスタにおいては、
第２のゲート電極の幅Ｌ２は前記（３）式に示す関係で
あり、第２ゲート電極５０の両側に形成された第２のＰ
＋拡散層５３は第２のゲート電極５０の直下のＮウェル
４５表面では重なることがなく、第１のチャネルドープ
層５５で分離されている。
第２のゲート電極の幅Ｌ２は前記（３）式に示す関係で
あり、第２ゲート電極５０の両側に形成された第２のＰ
＋拡散層５３は第２のゲート電極５０の直下のＮウェル
４５表面では重なることがなく、第１のチャネルドープ
層５５で分離されている。
【００４４】また、ＮＭＯＳトランジスタにおいては、
第３のゲート電極の幅Ｌ３は以下の（４）式に示す関係
であり、 Ｌ３＞２ΔＸ３ ・・・（４） 第３のゲート電極５１の両側に形成されたＮ＋拡散層５
４は第３のゲート電極５１の直下のＰウェル４６表面で
は重なることがなく、第２のチャネルドープ層５６で分
離されている。
第３のゲート電極の幅Ｌ３は以下の（４）式に示す関係
であり、 Ｌ３＞２ΔＸ３ ・・・（４） 第３のゲート電極５１の両側に形成されたＮ＋拡散層５
４は第３のゲート電極５１の直下のＰウェル４６表面で
は重なることがなく、第２のチャネルドープ層５６で分
離されている。
【００４５】次に、本発明の第２の実施の形態の半導体
装置を形成するための製造方法の実施例を図面を用いて
説明する。図６、図７および図５（ｂ）は、第２の実施
の形態の実施例を順を追って示した断面図である。
装置を形成するための製造方法の実施例を図面を用いて
説明する。図６、図７および図５（ｂ）は、第２の実施
の形態の実施例を順を追って示した断面図である。
【００４６】Ｐ型シリコン基板４４の所望の表面領域に
通常のツインウェル形成方法を用いてＮウェル５５およ
びウェル４６を形成した後、所望の表面に通常の選択酸
化法によって素子を分離する膜厚３５０ｎｍのフィール
ド酸化膜４７を形成し、ＭＯＳキャパシタ領域４１、Ｐ
ＭＯＳトランジスタ領域４２およびＮＭＯＳトランジス
タ領域４３の表面に膜厚２０ｎｍのシリコン酸化膜６１
を形成し、ＭＯＳキャパシタ領域４１およびＮＭＯＳト
ランジスタ領域４３を被覆しＰＭＯＳトランジスタ領域
４２を開口するようにレジストパターン６２を形成した
後、ＰＭＯＳトランジスタのしきい値電圧を所望の値に
するために、イオン注入法によりＰＭＯＳトランジスタ
領域４２にボロンイオンをエネルギー２０ｋｅＶで１．
５×１０12ｃｍ-2注入して第１のボロン注入層６３を形
成すると図６（ａ）となる。
通常のツインウェル形成方法を用いてＮウェル５５およ
びウェル４６を形成した後、所望の表面に通常の選択酸
化法によって素子を分離する膜厚３５０ｎｍのフィール
ド酸化膜４７を形成し、ＭＯＳキャパシタ領域４１、Ｐ
ＭＯＳトランジスタ領域４２およびＮＭＯＳトランジス
タ領域４３の表面に膜厚２０ｎｍのシリコン酸化膜６１
を形成し、ＭＯＳキャパシタ領域４１およびＮＭＯＳト
ランジスタ領域４３を被覆しＰＭＯＳトランジスタ領域
４２を開口するようにレジストパターン６２を形成した
後、ＰＭＯＳトランジスタのしきい値電圧を所望の値に
するために、イオン注入法によりＰＭＯＳトランジスタ
領域４２にボロンイオンをエネルギー２０ｋｅＶで１．
５×１０12ｃｍ-2注入して第１のボロン注入層６３を形
成すると図６（ａ）となる。
【００４７】次に、前記レジストパターン６２を除去し
た後、ＭＯＳキャパシタ領域４１およびＰＭＯＳトラン
ジスタ領域４２を被覆しＮＭＯＳトランジスタ領域４２
を開口するようにレジストパターン６４を形成した後、
ＮＭＯＳトランジスタのしきい値電圧を所望の値にする
ために、イオン注入法によりＮＭＯＳトランジスタ領域
４３にボロンイオンをエネルギー２０ｋｅＶで２×１０
12ｃｍ-2注入して第２のボロン注入層６５を形成すると
図６（ｂ）となる。
た後、ＭＯＳキャパシタ領域４１およびＰＭＯＳトラン
ジスタ領域４２を被覆しＮＭＯＳトランジスタ領域４２
を開口するようにレジストパターン６４を形成した後、
ＮＭＯＳトランジスタのしきい値電圧を所望の値にする
ために、イオン注入法によりＮＭＯＳトランジスタ領域
４３にボロンイオンをエネルギー２０ｋｅＶで２×１０
12ｃｍ-2注入して第２のボロン注入層６５を形成すると
図６（ｂ）となる。
【００４８】次に、前記レジストパターン６６を除去し
た後、窒素雰囲気で８５０℃、３０分の熱処理をおこな
い、第１のボロン注入層６３および第２のボロンイオン
注入層６５のボロンを活性化して第１のチャネルドープ
層５５および第２のチャネルドープ層５６を形成する。
次に、前記シリコン酸化膜６１をフッ酸でエッチングし
た後、８５０℃の酸素雰囲気で露出したシリコン基板表
面を酸化して、膜厚１０ｎｍのゲート酸化膜４８ａ，４
８ｂ，４８ｃを形成すると図６（ｃ）となる。
た後、窒素雰囲気で８５０℃、３０分の熱処理をおこな
い、第１のボロン注入層６３および第２のボロンイオン
注入層６５のボロンを活性化して第１のチャネルドープ
層５５および第２のチャネルドープ層５６を形成する。
次に、前記シリコン酸化膜６１をフッ酸でエッチングし
た後、８５０℃の酸素雰囲気で露出したシリコン基板表
面を酸化して、膜厚１０ｎｍのゲート酸化膜４８ａ，４
８ｂ，４８ｃを形成すると図６（ｃ）となる。
【００４９】次に、ＣＤＶ法により膜厚２５０ｎｍのリ
ンがドープされた多結晶シリコン膜を堆積した後、通常
のリソグラフィー技術とドライエッチング技術を用いて
所望の領域にＭＯＳキャパシタの一方の電極となる第１
のゲート電極４９、ＰＭＯＳトランジスタのゲート電極
となる第２のゲート電極５０およびＮＭＯＳトランジス
タのゲート電極となる第３のゲート電極５１を形成する
と図６（ｄ）となる。ここで、第１のゲート電極の幅Ｌ
１は３００ｎｍであり、第２のゲート電極の幅Ｌ２およ
び第３のゲート電極の幅Ｌ３は４００ｎｍである。
ンがドープされた多結晶シリコン膜を堆積した後、通常
のリソグラフィー技術とドライエッチング技術を用いて
所望の領域にＭＯＳキャパシタの一方の電極となる第１
のゲート電極４９、ＰＭＯＳトランジスタのゲート電極
となる第２のゲート電極５０およびＮＭＯＳトランジス
タのゲート電極となる第３のゲート電極５１を形成する
と図６（ｄ）となる。ここで、第１のゲート電極の幅Ｌ
１は３００ｎｍであり、第２のゲート電極の幅Ｌ２およ
び第３のゲート電極の幅Ｌ３は４００ｎｍである。
【００５０】次に、ＰＭＯＳトランジスタ領域４２およ
びＮＭＯＳトランジスタ領域４３を被覆しＭＯＳキャパ
シタ領域４１を開口するようにレジストパターン６６を
形成した後、イオン注入法によりＭＯＳキャパシタ領域
４１にボロンイオンをエネルギー４０ｋｅＶで５×１０
15ｃｍ-2注入して高濃度ボロン注入層６７を形成すると
図７（ａ）となる。
びＮＭＯＳトランジスタ領域４３を被覆しＭＯＳキャパ
シタ領域４１を開口するようにレジストパターン６６を
形成した後、イオン注入法によりＭＯＳキャパシタ領域
４１にボロンイオンをエネルギー４０ｋｅＶで５×１０
15ｃｍ-2注入して高濃度ボロン注入層６７を形成すると
図７（ａ）となる。
【００５１】次に、前記レジストパターン６６を除去し
た後、窒素雰囲気で９００℃、３０分の第１の熱処理を
おこない、前記高濃度ボロン注入層６７のボロンを活性
化して第１のＰ＋拡散層５２を形成すると図７（ｂ）と
なる。第１の熱処理において、高濃度ボロン注入層６７
のボロンは拡散し、下方向および横方向に広がる。前記
第１のゲート電極４９の端部からその直下への横方向へ
の広がり長ΔＸ１は２５ｎｍ程度である。すなわち、高
濃度ボロン注入層６７のボロンは第１のゲート電極４９
の両端から広がるため第１のゲート電極４９の中央部で
両端から広がった第１のＰ＋拡散層５２が重なって、第
１のゲート電極４９の下部領域のＮウェル４５の表面は
完全にＰ型不純物濃度の高い拡散層となる。
た後、窒素雰囲気で９００℃、３０分の第１の熱処理を
おこない、前記高濃度ボロン注入層６７のボロンを活性
化して第１のＰ＋拡散層５２を形成すると図７（ｂ）と
なる。第１の熱処理において、高濃度ボロン注入層６７
のボロンは拡散し、下方向および横方向に広がる。前記
第１のゲート電極４９の端部からその直下への横方向へ
の広がり長ΔＸ１は２５ｎｍ程度である。すなわち、高
濃度ボロン注入層６７のボロンは第１のゲート電極４９
の両端から広がるため第１のゲート電極４９の中央部で
両端から広がった第１のＰ＋拡散層５２が重なって、第
１のゲート電極４９の下部領域のＮウェル４５の表面は
完全にＰ型不純物濃度の高い拡散層となる。
【００５２】次に、ＭＯＳキャパシタ領域４１およびＮ
ＭＯＳトランジスタ領域４３を被覆しＰＭＯＳトランジ
スタ領域４２を開口するようにレジストパターン６８を
形成した後、イオン注入法によりＰＭＯＳトランジスタ
領域４２にＢＦ2 イオンをエネルギー５０ｋｅＶで２×
１０15ｃｍ-2注入してＢＦ2 注入層６９を形成すると図
７（ｃ）となる。
ＭＯＳトランジスタ領域４３を被覆しＰＭＯＳトランジ
スタ領域４２を開口するようにレジストパターン６８を
形成した後、イオン注入法によりＰＭＯＳトランジスタ
領域４２にＢＦ2 イオンをエネルギー５０ｋｅＶで２×
１０15ｃｍ-2注入してＢＦ2 注入層６９を形成すると図
７（ｃ）となる。
【００５３】次に、前記レジストパターン６８を除去し
た後、ＭＯＳキャパシタ領域４１およびＰＭＯＳトラン
ジスタ領域４２を被覆しＮＭＯＳトランジスタ領域４３
を開口するようにレジストパターン７０を形成した後、
イオン注入法によりＮＭＯＳトランジスタ領域４３にヒ
素イオンをエネルギー７０ｋｅＶで５×１０15ｃｍ-2注
入してヒ素注入層７１を形成すると図３（ｄ）となる。
た後、ＭＯＳキャパシタ領域４１およびＰＭＯＳトラン
ジスタ領域４２を被覆しＮＭＯＳトランジスタ領域４３
を開口するようにレジストパターン７０を形成した後、
イオン注入法によりＮＭＯＳトランジスタ領域４３にヒ
素イオンをエネルギー７０ｋｅＶで５×１０15ｃｍ-2注
入してヒ素注入層７１を形成すると図３（ｄ）となる。
【００５４】次に、前記レジストパターン７０を除去し
た後、窒素雰囲気で８５０℃、１０分の第２の熱処理を
おこない、ＢＦ2 注入層６９のボロンおよびヒ素注入層
７１のヒ素を活性化して第２のＰ＋拡散層５３およびＮ
＋拡散層５４を形成すると図５（ｂ）となる。この第２
の熱処理において、ＢＦ2 注入層６９のボロンおよびヒ
素注入層７１のヒ素は拡散し、下方向および横方向に広
がる。前記第２のゲート電極５０の端部からその直下へ
の横方向への広がり長ΔＸ２は１０ｎｍ程度である。す
なわち、第２のゲート電極５０の中央部では前記チャネ
ルドープ層５５が存在し、第２のゲート電極５０の両端
に形成されたソース・ドレインとなる第２のＰ＋拡散層
５３が分離されて形成される。また、前記第３のゲート
電極５１の端部からその直下への横方向への広がり長Δ
Ｘ３は１０ｎｍ程度である。すなわち、第３のゲート電
極５１の中央部では前記チャネルドープ層５６が存在
し、第３のゲート電極５１の両端に形成されたソース・
ドレインとなるＮ＋拡散層５４が分離されて形成され
る。
た後、窒素雰囲気で８５０℃、１０分の第２の熱処理を
おこない、ＢＦ2 注入層６９のボロンおよびヒ素注入層
７１のヒ素を活性化して第２のＰ＋拡散層５３およびＮ
＋拡散層５４を形成すると図５（ｂ）となる。この第２
の熱処理において、ＢＦ2 注入層６９のボロンおよびヒ
素注入層７１のヒ素は拡散し、下方向および横方向に広
がる。前記第２のゲート電極５０の端部からその直下へ
の横方向への広がり長ΔＸ２は１０ｎｍ程度である。す
なわち、第２のゲート電極５０の中央部では前記チャネ
ルドープ層５５が存在し、第２のゲート電極５０の両端
に形成されたソース・ドレインとなる第２のＰ＋拡散層
５３が分離されて形成される。また、前記第３のゲート
電極５１の端部からその直下への横方向への広がり長Δ
Ｘ３は１０ｎｍ程度である。すなわち、第３のゲート電
極５１の中央部では前記チャネルドープ層５６が存在
し、第３のゲート電極５１の両端に形成されたソース・
ドレインとなるＮ＋拡散層５４が分離されて形成され
る。
【００５５】
【発明の効果】以上説明したように、本発明による半導
体装置は、絶縁膜上に形成された導体層からなる電極に
対向する下部領域の不純物濃度は十分高いので、空乏化
によるゲート電圧に依存した容量値の変化が生じず、高
精度のＭＯＳ容量素子が形成できる。
体装置は、絶縁膜上に形成された導体層からなる電極に
対向する下部領域の不純物濃度は十分高いので、空乏化
によるゲート電圧に依存した容量値の変化が生じず、高
精度のＭＯＳ容量素子が形成できる。
【００５６】また、ゲート酸化工程の直後にゲート電極
となる導体膜が堆積されるために、薄いゲート酸化膜の
劣化を生じることがなく、信頼性が向上した。
となる導体膜が堆積されるために、薄いゲート酸化膜の
劣化を生じることがなく、信頼性が向上した。
【００５７】本発明による半導体装置の製造方法は、高
濃度拡散層の形成がゲート電極の形成の後であるため
に、ゲート酸化膜の膜厚は、ＭＯＳトランジスタのゲー
ト酸化膜と同じ厚さになり、所望の容量値を精度よく得
ることができた。
濃度拡散層の形成がゲート電極の形成の後であるため
に、ゲート酸化膜の膜厚は、ＭＯＳトランジスタのゲー
ト酸化膜と同じ厚さになり、所望の容量値を精度よく得
ることができた。
【００５８】また、高濃度拡散層の熱処理がトランジス
タのソース・ドレインの形成工程より前に行われるため
に、不純物を熱処理して横方向に拡散する工程を追加し
てもトランジスタの特性への影響はない。
タのソース・ドレインの形成工程より前に行われるため
に、不純物を熱処理して横方向に拡散する工程を追加し
てもトランジスタの特性への影響はない。
【００５９】また、チャネルドープ層を形成する工程が
省略できるために、従来例に比べて工程が短縮され、製
造コストが削減された。
省略できるために、従来例に比べて工程が短縮され、製
造コストが削減された。
【図１】本発明の半導体装置の第１の実施の形態を示す
平面図と断面図。
平面図と断面図。
【図２】本発明の半導体装置の製造方法の第１の実施の
形態の第１の実施例を示す断面図。
形態の第１の実施例を示す断面図。
【図３】図２の続き。
【図４】本発明の半導体装置の製造方法の第１の実施の
形態の第２の実施例の断面図。
形態の第２の実施例の断面図。
【図５】本発明の半導体装置の第２の実施の形態を示す
平面図と断面図。
平面図と断面図。
【図６】本発明の半導体装置の製造方法の第２の実施の
形態の実施例を示す断面図。
形態の実施例を示す断面図。
【図７】図６の続き。
【図８】従来の半導体装置の平面図と断面図。
【図９】図８に示した従来の半導体装置の容量−電圧特
性。
性。
【図１０】図８に示した従来の半導体装置の等価回路。
【図１１】図８に示した半導体装置を改善した従来の半
導体装置の平面図と断面図。
導体装置の平面図と断面図。
【図１２】チャネルドープ層のリン濃度と酸化膜厚の関
係を示す図。
係を示す図。
１，４１ ＭＯＳキャパシタ領域 ２ ＭＯＳトランジスタ領域 ３，４４，１０１ Ｐ型シリコン基板 ４，４７ フィールド酸化膜 ５ａ，５ｂ，４８ａ，４８ｂ，４８ｃ，１０３ ゲー
ト酸化膜 ６，４９，１０４ 第１のゲート電極 ７，５０，１０６ 第２のゲート電極 ８，３５，１０５ 第１のＮ＋拡散層 ９，３６，１０８ 第２のＮ＋拡散層 １０，１０２ チャネルドープ層 １１，６１ シリコン酸化膜 １２，１４，１６，３１，３３，６２，６４，６６，６
８，７０ レジストパターン １３ ボロン注入層 １５，３２ リン注入層 １７，３４，７１ ヒ素注入層 ４２ ＰＭＯＳトランジスタ領域 ４３ ＮＭＯＳトランジスタ領域 ４５ Ｎウェル ４６ Ｐウェル ５１ 第３のゲート電極 ５２ 第１のＰ＋拡散層 ５３ 第２のＰ＋拡散層 ５４ Ｎ＋拡散層 ５５ 第１のチャネルドープ層 ５６ 第２のチャネルドープ層 ６３ 第１のボロン注入層 ６５ 第２のボロン注入層 ６７ 高濃度ボロン注入層 ６９ ＢＦ2 注入層 １０７ 開口
ト酸化膜 ６，４９，１０４ 第１のゲート電極 ７，５０，１０６ 第２のゲート電極 ８，３５，１０５ 第１のＮ＋拡散層 ９，３６，１０８ 第２のＮ＋拡散層 １０，１０２ チャネルドープ層 １１，６１ シリコン酸化膜 １２，１４，１６，３１，３３，６２，６４，６６，６
８，７０ レジストパターン １３ ボロン注入層 １５，３２ リン注入層 １７，３４，７１ ヒ素注入層 ４２ ＰＭＯＳトランジスタ領域 ４３ ＮＭＯＳトランジスタ領域 ４５ Ｎウェル ４６ Ｐウェル ５１ 第３のゲート電極 ５２ 第１のＰ＋拡散層 ５３ 第２のＰ＋拡散層 ５４ Ｎ＋拡散層 ５５ 第１のチャネルドープ層 ５６ 第２のチャネルドープ層 ６３ 第１のボロン注入層 ６５ 第２のボロン注入層 ６７ 高濃度ボロン注入層 ６９ ＢＦ2 注入層 １０７ 開口
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/94
Claims (4)
- 【請求項１】 第１導電型半導体基板表面に形成された
逆導電型の第１の拡散層と、前記第１の拡散層上に形成
された絶縁膜と、前記絶縁膜上に形成された導体層から
なる電極とによって構成される容量素子を含む半導体装
置において、前記電極の幅が前記電極下部以外の前記半
導体基板表面に導入された不純物がその後の熱処理によ
って前記電極直下へ横方向拡散した長さの２倍より狭い
ことを特徴とする半導体装置。 - 【請求項２】 第１導電型半導体基板の表面に絶縁膜を
形成する工程と、前記絶縁膜上に導体層からなる電極を
形成する工程と、前記第１導電型半導体基板と逆導電型
の第１の拡散層を形成するための不純物を前記電極をマ
スクに前記第１導電型半導体基板表面に導入する工程
と、前記電極の下部領域の前記第１導電型半導体基板の
表面領域がすべて前記第２導電型拡散層となるように前
記不純物が横方向に拡散する熱処理工程を含むことを特
徴とする半導体装置の製造方法。 - 【請求項３】 前記熱処理工程が、トランジスタのソー
ス・ドレインとなる第２の拡散層を形成する工程の前に
行われることを特徴とする請求項２記載の半導体装置の
製造方法。 - 【請求項４】 第１導電型半導体基板の表面に絶縁膜を
形成する工程と、前記絶縁膜上に導体層からなる電極を
形成する工程と、前記第１導電型半導体基板と逆導電型
の第１の拡散層を形成するための不純物を回転斜めイオ
ン注入を用いて前記電極の下部領域の第１導電型半導体
基板表面に導入する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19214696A JP3161333B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体装置およびその製造方法 |
| US08/892,907 US5912509A (en) | 1996-07-22 | 1997-07-15 | MOS semiconductor device and method of manufacturing the same |
| KR1019970034222A KR100317102B1 (ko) | 1996-07-22 | 1997-07-22 | 모스반도체장치및그제조방법 |
| US09/246,799 US6190987B1 (en) | 1996-07-22 | 1999-02-09 | MOS semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19214696A JP3161333B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH1041403A true JPH1041403A (ja) | 1998-02-13 |
| JP3161333B2 JP3161333B2 (ja) | 2001-04-25 |
Family
ID=16286470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19214696A Expired - Fee Related JP3161333B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体装置およびその製造方法 |
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| KR100380273B1 (ko) * | 2001-04-24 | 2003-04-18 | 주식회사 하이닉스반도체 | 복합 반도체 소자의 제조방법 |
| JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP2005294771A (ja) * | 2004-04-06 | 2005-10-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2011181883A (ja) * | 2010-03-03 | 2011-09-15 | Samsung Mobile Display Co Ltd | 有機発光表示装置及びその製造方法 |
| JP2018041752A (ja) * | 2016-09-05 | 2018-03-15 | 株式会社ジャパンディスプレイ | 半導体装置 |
| JP2020188271A (ja) * | 2016-09-05 | 2020-11-19 | 株式会社ジャパンディスプレイ | 半導体装置 |
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| CN100372057C (zh) * | 2004-10-12 | 2008-02-27 | 联华电子股份有限公司 | 电容器的制造方法 |
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| US7679119B2 (en) * | 2006-12-11 | 2010-03-16 | Tower Semiconductor Ltd. | CMOS inverter based logic memory |
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| US4888820A (en) * | 1988-12-06 | 1989-12-19 | Texas Instruments Incorporated | Stacked insulating film including yttrium oxide |
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| US5344787A (en) * | 1993-09-24 | 1994-09-06 | Vlsi Technology, Inc. | Latid implants for increasing the effective width of transistor elements in a semiconductor device |
| JP3504077B2 (ja) * | 1996-09-13 | 2004-03-08 | 株式会社ルネサステクノロジ | Ｍｏｓ容量を含む半導体装置およびその製造方法 |
-
1996
- 1996-07-22 JP JP19214696A patent/JP3161333B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-15 US US08/892,907 patent/US5912509A/en not_active Expired - Fee Related
- 1997-07-22 KR KR1019970034222A patent/KR100317102B1/ko not_active IP Right Cessation
-
1999
- 1999-02-09 US US09/246,799 patent/US6190987B1/en not_active Expired - Fee Related
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|---|---|
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