KR100317102B1 - 모스반도체장치및그제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 88
- 239000012535 impurity Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 43
- 230000008569 process Effects 0.000 claims description 25
- 230000003213 activating effect Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 48
- 238000002347 injection Methods 0.000 description 28
- 239000007924 injection Substances 0.000 description 28
- 229910052698 phosphorus Inorganic materials 0.000 description 28
- 239000011574 phosphorus Substances 0.000 description 28
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 27
- 238000005468 ion implantation Methods 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 229910052785 arsenic Inorganic materials 0.000 description 20
- 229910052796 boron Inorganic materials 0.000 description 19
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 18
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- -1 boron ions Chemical class 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000012299 nitrogen atmosphere Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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Abstract
본 발명의 반도체 장치는 제 1 확산층, 절연막 및 전극을 포함한다, 상기 제 1 확산층은 제 1 도전형 반도체 기판의 표면상에 형성된 역 도전형 확산층이다. 상기 절연막은 제 1 확산층상에 형성된다. 상기 전극은 절연막상에 형성된 반도체층으로 이루어진다. 상기 전극의 폭은 상기 전극 하부 이외의 상기 반도체 기판 표면에 도프된 불순물이 이후의 열처리시 상기 전극 바로 아래로 횡방향 확산한 길이의 2배 미만인 반도체 장치.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 기판상에 형성된 금속 산화물 반도체(MOS) 구조를 갖는 용량성 소자에 관한 것이다.
반도체 기판의 표면상에 형성된 용량성 소자는 다양한 반도체 장치에 이용된다. 예컨대, 다이나믹 랜덤 액세스 메모리(DRAM)에서의 전하를 유지하는 용량성 소자, 멀티레벨 기억 DRAM에서의 비스선쌍과 교차하여 접속된 커플 용량성 소자, 아날로그 - 디지탈(A-D) 비교기에서의 용량성 소자 등이 있다. 커플 용량성 소자의 용량값은 멀티레벨 기억 센스 동작의 정밀도에 영향을 준다. A-D 비교기에서 사용되는 용량성 소자의 용량값은 A-D 변환의 정밀도에 영향을 준다. 따라서, 이와 같이 형성된 용량성 소자는 고정밀 용량값을 필요로 한다.
일반적으로, 금속 절연물 금속(MIM) 구조와 금속 절연물 반도체(MIS) 구조가 용량성 소자로 이용된다. MIS 구조에 있어서, 절연물이 산화물인 금속 산화물 반도체(MOS) 구조는 반도체 장치를 구성하는 주 소자인 MOS 전계 효과 트랜지스터와 동일한 형성 공정으로 제조할 수 있기 때문에, MOS 캐패시터로서 가장 잘 이용할 수있다.
MOS 캐패시터로서 많이 작용하는 MOS 구조는 반도체 기판 표면에 반도체 기판의 도전형과 다른 도전형의 확산층과, 이 확산층 표면에 형성된 확산막(일반적으로 실리콘 산화막)과, 실리콘 산화막상에 형성된 도전층으로 구성된다. 확산층은 한 전극으로 작용하며, 도전층은 다른 전극으로 작용한다. 전압이 상기 2개의 전극 사이에 인가될 때, MOS 구조는 MOS 캐패시터로서 동작한다.
도 1A 및 1B는 일반적으로 이용되는 종래의 MOS 캐패시터의 평면 구조와 단면 구조를 도시한 평면도 및 단면도이다. 도 1A 및 1B에서, 참조 부호 101은 P 형 실리콘 기판, 102는 P 형 실리콘 기판의 표면에 인 등의 N 형 불순물이 저농도로 도입된 N 채널 도프층, 103은 채널 도프층(102)을 포함한 P 형 실리콘 기판의 주표면상에 형성된 실리콘 산화막으로 이루어진 게이트 산화막, 104는 채널 도프층(102)의 영역 내의 게이트 산화막(103)상에 형성된 N 형 불순물이 도프된 다결정 실리콘으로 이루어진 제 1 게이트 전극, 105는 게이트 전극(104)의 주위에서의 P 형 실리콘 기판(101)의 주표면에 형성된 N 형 불순물이 고농도로 도입된 제 1 N+확산층이다. 상기 제 1 N+확산층(105)은 제 1 게이트 전극(104)을 마스크로서 이용하고, 인을 불순물로서 확산하기 위해 열처리를 행하여 고농도로 인 등의 불순물을 이온 주입하여 형성된다. 따라서, 층은 채널 도프층(102)보다 깊은 영역에서 많이 도프된다. 또한, 제 1 N+확산층(105)은 상기 열처리에 의해 횡방향으로 확산하고, 제 1 게이트 전극(104)의 외주부보다도 약간 약간 내측으로 들어가게 된다.이 방식으로, 게이트 산화막(103)의 상부에 형성된 제 1 게이트 전극(104)을 한 전극으로 하고, 게이트 산화막을 하부에 형성하고 채널 도프층(102)과 접속된 제 1 N+확산층을 다른 전극으로 하여 MOS 캐패시터가 구성된다.
상기 MOS 캐패시터는 2개의 전극 사이에 전압이 인가될 때의 도 2에 도시된 바와 같은 동작 특성을 도시한다. 즉, 제 1 N+확산층에 인가된 기준 전압보다 제 1 게이트 전압에 인가된 게이트 전압(VG)이 높은 경우, 결국 정전압이 인가되는 경우에는 채널 도프층(102)의 음전하가 표면부에 누적된 축적 상태로 되어, 용량 C1은 일정값을 갖는다. VG가 정전압에서 음전압으로 전환되면, 용량 C1은 소정의 음전압 VGd까지 일정하다. 상기 VGd 값은 제 1 게이트 전극의 일함수, 채널 도프층의 불순물 농도 및 게이트 산화막의 막 두께에 의존한다. 또한, VG가 음 전압을 더 이동하면, 게이트 산화막(103) 근방의 채널 도프층에서의 음전하는 점차로 깊은 방향으로 눌리고, 채널 도프층(102)의 표면에는 자유 전하가 존재하지 않는 공핍층이 깊은 방향으로 퍼진다. 상기 공핍층의 형성은 채널 도프층(102)에서의 불순물 농도와, 게이트 산화막 및 게이트 전극에 인가되는 음전압의 크기에 의존한다. VG가 더 음전압 측으로 이동하면, 공핍층 폭이 최대값에 도달하는 소정의 음전압 VGa 이하에서는 채널 도프층(102)의 표면에 정전하가 존재하는 반전층이 형성되고, 용량 C1은 일정값으로 된다. 상술한 바와 같이, 채널 도프층(102)의 N 형 불순물 농도가 낮은 경우에, MOS 캐패시터의 전용량 C1은 도 3에 도시된 바와 같이 게이트 산화막의 용량 Cox와 게이트 전압 VG에 의존하는 공핍층 및 반전층의 용량 Cs1이 직렬로 접속된 특성을 나타내고, 다음과 같은 (1)식으로 표현된다.
채널 도프층(102)의 불순물 농도가 증가함에 따라서, 공핍층 폭이 감소하여, (1)식 우변의 제 2 항은 감소한다. 한편, 제 1 게이트 전극(104)과 제 1 N+ 확산층(105)이 충분히 높은 불순물 농도로 이들과 게이트 산화막(103)을 서로 중첩한 영역에서는 거의 공핍층이 형성되지 않는다. 따라서, (1)식의 우변 제 2 항은 무시할 정도로 작은 값이다. 상기 중첩 영역에서의 용량값은 (1)식 우변의 제 1 항만으로, 즉 게이트 산화막의 용량 Cox만으로 표시된다.
상술한 바와 같이, 도 1A 및 1B에 도시된 채널 도프층(102)의 불순물 농도가 낮고, 제 1 게이트 전극(104) 바로 아래의 채널 도프층(102)이 큰 영역을 점유하는 MOS 트랜지스터의 경우에, VGd보다 낮은 음전압에서의 MOS 캐패시터의 용량값(C1)은 인가되는 전압에 따라 크게 변화한다. A-D 비교기에 이용되는 커플 용량이나 용량성 소자에서는 중대한 문제점이 있다.
상기 MOS 캐패시터의 용량 C1이 음전압에 있어서 저하한다는 문제점을 개선하는 종례 예로서 예컨대 일본 미심사 특허 출원 제 1-146351호 공보에 반도체 장치가 개시되어 있다.
도 4A 및 4B는 상술한 일본 미심사 특허 출원 제 1-146351호 공보에 개시된 반도체 장치의 평면 구조 및 단면 구조를 설명하기 위한 도면이다. 도 1A 및 1B와 동일한 부분의 설명은 생략한다. 도 4A 및 4B에서, 참조 부호 101 내지 103은 도 1A와 1B에 도시된 종래와 기술과 동일한 구성 요소를 나타내고, 106은 제 1 도전층으로 작용하는 직사각형의 제 2 게이트 전극, 107은 직사각형 개구부, 108은 제 2 도전층으로 작용하는 불순물 영역인 제 1 N+확산층이다. 제 2 게이트 전극(106)에서는 종 및 횡 방향으로 5개의 개구부(107)가 형성된다. 제 2 N+확산층(108)은 채널 도프층(102)의 주변의 제 2 게이트 전극(106)의 외주부에 상당하는 영역에 형성되며, 또한 개구부(107)에 대향하는 영역에도 형성된다. 이것이 도 1A 및 1B에 도시된 구조와 크게 다른점이다. 일반적으로, 제 2 게이트 전극(106)과 제 2 N+확산층(108)은 다음과 같이 형성된다. 게이트 산화막(103)이 형성되는 공정까지는 도 1A 및 1B와 동일하기 때문에 그 설명은 생략한다.
게이트 산화막(103)이 형성된 후, 도프된 다결정 실리콘막 등으로 이루어진 전극이 전표면상에 퇴적된다. 상기 전극막은 개구부(107)를 갖는 제 2 게이트 전극(106)을 형성하기 위해 패턴화된다. 이 후, 제 2 게이트 전극(106)을 마스크로서 이용하여 인 등의 불순물을 고농도로 이온 주입함으로써 이온 주입층을 형성한다. 이 때, 불순물은 열처리에 의해 확산되어 제 2 N+확산층(108)을 형성한다. 이로서, 상기 게이트 산화막(103)을 좁혀서 상기 제 2 게이트 전극(106)과 제 2 N+확산층(108)을 양 전극으로 하는 MOS 캐패시터를 얻을 수 있다.
상기 MOS 캐패시터에서, 제 2 게이트 전극(106) 영역은 도 1A 및 1B에서의 제 1 게이트 전극(104)의 영역과 같다. 그러나, 제 2 게이트 전극(106)의 형성 영역은 개구부(107)가 형성되기 때문에 더 크다. 한편, 제 2 N+확산층(108)은 제 2 게이트 전극(106)의 외주부에 대응하는 영역과 개구부(107)에 대향하는 영역에 형성된다. 따라서, 횡방향 확산 △x의 영역도 고농도 도프된 불순물층이고, 이들 횡방향 확산 영역의 전체 면적이 도 1A 및 1B에서의 영역보다 크다. 즉, 제 2 게이트 전극(106) 바로 아래의 저 불순물 농도이 채널 영역의 면적이 차지하는 비율이 저감되고, (1)식 우변의 게이트 전압에 의존하는 제 2 항의 비율이 작아져서, MOS 트랜지스터는 고 정밀도의 동작 특성을 나타내게 된다.
도 4A 및 도 4B에 도시된 종래의 기술에서, 개구부(107)는 제 2 게이트 전극(106)에서 형성되고, 제 2 N+확산층(108)은 또한 상기 개구부(107) 영역에서 형성된다. 따라서, 제 2 N+확산층에서, 횡방향 확산 영역에 대한 채널 도프층(102)의 영역의 면적 비율이 감소하여, 음의 게이트 전압이 인가될 때, 용량 CI의 감소가 저감되지만, 완전히 해결되지 않는다. 즉, 이 MOS 캐패시터가 반도체 장치에 이용될 때, MOS 캐패시터의 2개의 전극 사이에 인가된 전압의 범위내에 고정되지 않는다는 근본적인 문제점이 있다.
이와 같은 문제점을 해결하는 방법은 공핍화가 일어나지 않도록 채널 도프층의 불순물 농도를 충분히 높이는 것이 있다. 채널 도프층(102)의 불순물 농도를 제 1 N+확산층(108)의 불순물 농도와 같은 정도로 높이는 것이 가능하지만, 채널 도프층(102)의 불순물 농도를 높이기 위한 제조 공정을 고려하면 다른 문제가 일어난다.
채널 도프층(102)은 게이트 산화막(103)의 형성 전 또는 후에 형성될 수 있다. 게이트 산화막(103) 형성 후에 채널 도프층(102)을 형성하는 제조 방법에서는 소망하는 영역만으로 채널 도프층(102)을 형성하기 위하여, 리소그라피 공정에 의해 레지스트 패턴을 형성한 후, 이온 주입에 의해 인 등의 N-타입 불순물을 도프하고, 레지스트를 제거하며, 제 1 게이트 전극(104)을 형성하기 위해 다결정 실리콘을 퇴적시킨다. 즉, 리소그라피와 이온 주입 등의 여러 가지 공정이 게이트 산화막(103)을 형성하는 게이트 산화 공정과 제 1 게이트 전극(104)으로 작용하는 다결정 실리콘막의 퇴적 공정 사이에 도입된다. 얇은 게이트 산화막이 노출된 채로 상기 여러 가지 공정을 행하지만, 게이트 산화막(103)의 절연성이 상당히 열화됨을 알 수 있다. 그 결과 게이트 산화막의 저신뢰성을 일으킨다.
한편, 게이트 산화막(103) 형성 전에 채널 도프층(102)을 형성하는 제조 방법에서는 게이트 산화막(103) 형성 바로 후에 제 1 게이트 전극(104)으로 작용하는 다결정 시리콘을 퇴적할 수 있기 때문에, 상술한 바와 같이 게이트 산화막(103)의 신뢰성이 저하되는 문제점은 생기지 않는다. 그러나, 고불순물 농도를 갖는 채널 도프층(102)을 형성하는 경우, 인 등의 불순물의 이온 주입량을 증가시켜서 불순물 농도를 높인 후, 게이트 산화를 행할 필요가 있다. 이 때, 표면에 고농도 도프된 불순물층을 갖는 실리콘 기판의 산화시에는 다른 문제가 있다.
도 5는 게이트 산화를 850℃의 산소 분위기에서 행하는 경우, 채널 도프층(102)을 형성하기 위한 인의 이온 주입 도프량에 따른 게이트 산화막의 막두께 증가율 및 용량값 감소율을 도시한다. 막 두께 증가율은 (채널 도프층 영역상에서의 게이트 산화막의 두께)/(N 형 불순물로 도프되지 않은 P 형 실리콘 기판상에서의 게이트 산화막의 두께)로 정의한다. 용량값 감소율은 (게이트 전압(VG) = -1V의 용량값)/(게이트 전압(VG) = 0V의 용량값)으로 정의한다. 이온 주입 도스량이 5×1015㎝-2이상인 경우, VG=-2V 및 VG=0V의 용량값은 거의 같은 값이고, MOS 캐패시터의 용량값은 적어도 게이트 전압이 -2V일 때까지 게이트 전압과 무관하다. 그러나, 이 이온 주입 도스량으로 형성된 채널 도프층의 표면상의 게이트 산화막의 두께는 표면에 N 형 불순물층이 없는 P 형 실리콘 기판의 산화막 두께의 2.3배로 증가한다. 상기 게이트 산화막의 막 두께 증가를 미리 고려하여 소망하는 용량값으로 된 MOS 트랜지스터의 게이트 전극 면적을 결정하는 것이 가능하지만, 도 5에서 알 수 있는 바와 같이, 이온 주입 도스량이 5×1015㎝-2부근에 있는 경우, 게이트 산화막 두께가 이온 주입량의 작은 변화에 따라 크게 변화한다. 즉, 프로세스 변동의 영향이 큰 결함이 있다, 또한, 표면에 N 형 불순물이 도프된 실리콘 기판을 산화하면, 불순물이 산화중 외부로 확산한다. 따라서, 게이트 산화로가 인 등의 불순물로 오염되는 결함이 있다.
본 발명은 이와 같은 종래의 문제점을 감안하여 이루어진 것으로, 그 목적은 용량값이 인가된 전압에 따라서 변화하지 않는 값이 MOS 구조 반도체 장치(용량성 소자)와 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 양태에 따르면, 제 1 도전형 반도체 기판 표면에 형성된 제 1 확산층과 상기 제 1 확산층상에 형성된 절연막과 상기 절연막상에 형성된 도전층으로 이루어진 전극으로 구성된 반도체 장치에 있어서, 상기 전극의 폭이 상기 전극 하부 이외의 상기 반도체 기판 표면에 도프된 불순물이 이후의 열처리시 상기 전극 바로 아래로 횡방향 확산한 길이의 2배 미만인 반도체 장치가 있다.
본 발명의 제 2 양태에 따르면, 제 1 도전형 반도체 기판의 표면에 절연막을 형성하는 공정과, 상기 절연막상에 도전층으로 이루어진 전극을 형성하는 공정과, 상기 제 1 도전형 반도체 기판과 역도전형의 제 1 확산층을 형성하기 위한 불순물을 상기 전극을 마스크로 이용하여 상기 제 1 도전형 반도체 기판 표면에 도핑하는 공정과, 상기 전극의 하부 영역의 상기 제 1 도전형 반도체 기판의 전체 표면 영역을 모두 상기 제 2 도전형 확산층으로 되도록 상기 불순물을 횡방향으로 확산시키는 열처리 공정을 포함한 반도체 장치를 제조하는 방법이 제공된다.
상기 제 2 양태에 따른 제조 방법에 있어서, 트랜지스터와 소스 및 드레인으로 작용하는 제 2 확산층을 형성하는 공정 전에 열처리 공정을 행하는 것이 바람직하다.
본 발명의 제 3 양태에 따르면, 제 1 도전형 반도체 기판의 표면상에 절연막을 형성하는 공정과, 상기 절연막상에 도전층으로 이루어진 전극으로 형성하는 공정과, 상기 제 1 도전형 반도체 기판과 역도전형의 제 1 확상층을 형성하기 위한 불순물을 회전할 수 있도록 경사진 이온 주입을 이용하여 전극 하부 영역의 제 1도전형 반도체 기판에 도핑하는 공정을 포함한 반도체 제조 방법이 제공된다.
본 발명의 반도체 장치에 있어서, 전극의 폭은 제 1 확산층의 횡방향 확산 길이의 2배 미만의 값이다. 따라서, 게이트 전극 하부 영역에서의 반도체 기판의 표면은 고농도로 도프된 확산층으로 완전하게 변화된다. 따라서, 공핍화가 일어나지 않고, 용량값이 인가된 전압에 따라서 변화되지 않는다.
본 발명의 반도체 장치 제조 방법에 있어서, 산화막 두께는 고농도로 도프된 불순물층이 게이트 산화된 반도체 기판의 표면에 존재하기 않기 때문에 균일하다. 전극으로 작용하는 도전막이 게이트 산화 직후 퇴적되기 때문에, 게이트 산화막의 신뢰성은 열화되지 않는다. 따라서, 상술한 제 1 양태에 설명된 반도체 장치에 있어서, 절연막상에 형성된 도전층으로 이루어진 전극에 대향하는 하부 영역에서의 불순물 농도는 상당히 높다.
또한, 게이트 전극으로 작용하는 도전막은 게이트 산화 공정 직후에 퇴적되기 때문에, 얇은 게이트 산화막의 열화를 방지하여 그 신뢰성을 향상시킬 수 있다.
본 발명의 반도체 장치 조립 방법에 있어서, 고농도로 도프된 확산층은 게이트 전극 형성 후에 형성된다. 따라서, 게이트 산화막의 막 두께는 MOS 트랜지스터의 게이트 산화막의 두께와 동일하기 때문에, 고정밀도를 갖는 소망하는 용량값을 얻을 수 있다.
또한, 고농도로 도프된 확산층에 대한 열처리는 트랜지스터의 소스 및 드레인을 형성하는 공정 전에 수행된다. 따라서, 트랜지스터의 특성은 열처리에 의해 불순물을 횡방향으로 확산하는 공정을 부가하더라도 악영향을 받지 않는다.
또한, 채널 도프층을 형성하는 공정은 생략될 수 있기 때문에, 조립 공정 및 제조 비용이 종래에 비해서 감소될 수 있다.
또한, 본 발명의 제조 방법에 있어서, MOS 캐패시터를 형성하는 고농도로 도프된 제 1 확산층을 열처리하는 공정은 트랜지스터의 소스와 드레인으로 작용하는 고농도로 도프된 제 2 확산층을 형성하는 공정 전에 행해져서, 트랜지스터의 특성에 악형향을 주지 않는다.
본 발명의 상기한 바 및 다른 장점, 특징 및 부가적인 목적은 본 발명의 원리에 따른 양호한 실시예가 예를 통해 도시된 첨부된 도면과 다음의 상세한 설명을 참조하여 명확해 진다.
도 1A 및 1B는 MOS 용량성 소자의 한 종래 예에 대한 평면도 및 단면도
도 2는 도 1A 및 1B에서의 종래 예의 용량-전압 특성을 도시한 도면
도 3은 도 1A 및 1B에서의 종래 예의 등가 회로도
도 4A 및 4B는 도 1A 및 1B에서의 MOS 용량성 소자를 향상시켜 형성된 다른 종래 예를 도시한 평면도 및 단면도
도 5는 종래 예에서 채널 도프층의 인 농도에 따른 산화막 두께와 용량 감소율을 도시한 도면
도 6A 및 6B는 본 발명의 제 1 실시예를 도시한 평면도에서의 선 VIB - VIB에 따른 평면도 및 단면도
도 7A 내지 7F는 공정순으로 본 발명의 제 1 제조 방법을 도시한 단면도
도 7D' 내지 7F' 는 도 7A 내지 7F에 도시된 제 1 제조 방법의 후반부의 변형을 도시한 단면도
도 8A 내지 8B는 본 발명의 제 2 실시예를 도시한 선 VIIIB - VIIIB에 따른 평면도 및 단면도
도 9A 내지 9H는 공정순으로 본 발명의 제 2 제조 방법을 도시한 단면도
*도면의 주요부분에 대한 부호의 설명*
1,41 : MOS 캐패시터 영역 2 : MOS 트랜지스터 영역
3,44,101 : P 형 실리콘 기판 4,47 : 필드 산화막
6,49,104 : 제 1 게이트 전극 7,50,106 : 제 2 게이트 전극
51 : 제 3 게이트 전극 107 : 개구부
이하, 본 발명의 양호한 실시예는 첨부된 도면을 참조하여 설명하기로 한다.
도 6A 및 6B는 본 발명에 따른 반도체 장치의 구조에 관한 제 1 실시예를 각각 도시한 선 VIB - VIB에 따른 평면도 및 단면도이다. 도 6A 및 6B에서, 참조부호 3은 P 형 실리콘 기판, 4는 소자를 분리하기 위한 필드 산화막, 5a 및 5b는 각각 MOS 캐패시터 및 MOS 트랜지스터의 게이트 산화막, 6은 MOS 캐패시터의 한 전극으로 작용하는 제 1 게이트 전극, 7은 MOS 트랜지스터의 게이트 전극으로 작용하는 제 2 게이트 전극, 8은 MOS 캐패시터의 다른 전극으로 작용하는 제 1 N+확산층, 9는 MOS 트랜지스터의 소스 및 드레인으로 작용하는 제 2 N+확산층, 10은 MOS 트랜지스터의 채널 도프층, L1은 제 1 게이트 전극의 폭, L2는 제 2 게이트 전극의 폭,△X1은 제 1 N+확산층의 횡방향 확장 길이, △X2는 제 2 N+확장충의 횡방향 확장 길이이다. MOS 캐패시터에서, 제 1 게이트 전극의 폭(L1)은 하기 (2)식과 같이 표시된 관계를 갖는다.
따라서, 제 1 게이트 전극(6) 바로 아래의 P 형 실리콘 기판(3)의 표면은 제 1 N+확산층이다.
한편, 제 2 게이트 전극의 폭(L2)은 하기 (3)식과 같이 표시된 관계를 갖는다.
따라서, 제 2 게이트 전극(7)의 2개의 면상에 형성된 제 2 N+ 확산층부(9)는 제 2 게이트 전극(7) 바로 아래의 P 형 실리콘 기판(3)상에 서로 겹침없이 채널 도프층(10)에 의해 분리된다.
본 발명의 반도체 장치(용량성 소자)를 형성하는 제 1 제조 방법은 도 7A 내지 7F를 참조하여 이하에 설명된다. 도 7A 내지 7F는 공정순으로 제 1 제조 방법을 도시한 단면도이다.
P 형 실리콘 기판(3)의 소망하는 표면에 통상의 선택 산화법에 의해 소자를 분리하는 350nm 두께의 필드 산화막(4)을 형성하고, MOS 캐패시터 영역(1) 및 MOS 트랜지스터 영역(2)의 상기 P 형 실리콘 기판(3)의 표면에 20nm 두께의 실리콘 산화막을 형성하고, MOS 캐패시터 영역(1)을 피복하고 MOS 트랜지스터 영역(2)을 개구하도록 레지스트 패턴(12)을 형성한 후, MOS 트랜지스터의 임계 전압을 소망하는 값으로 하기 위해 이온 주입법에 의해 MOS 트랜지스터 영역(2)에 보론 이온 주입법에 의해 MOS 트랜지스터 영역(2)에 보론 이온을 에너지 20keV로 2×1012㎝-2주입하여 보론 주입층(13)을 형성할 수 있다(도 7A).
레지스트 패턴(12)을 제거한 후, 질소 분위기에서 850℃, 30분 동안의 열처리를 행하여, 보론 주입층(13)에서 보론을 활성화시킴으로써 채널 도프층(10)을 형성한다. 실리콘 산화막(11)을 플루오르화 수소산으로 에칭한 후, P 형 실리콘 기판의 노출된 표면을 850℃의 산소 분위기에 노출하여, 10nm 두께의 게이트 산화막(5a, 5b)을 형성한다(도 7B).
CVD법에 의해 250nm 두께의 인으로 도프된 다결정 실리콘막을 퇴적한 후, 통상의 리소그라피 및 드라이 에칭 기술을 이용하여 소망하는 영역에 MOS 캐패시터의 한 전극으로 작용하는 제 1 게이트 전극(6) 및 MOS 트랜지스터의 게이트 전극으로 작용하는 제 2 게이트 전극(7)을 형성한다(도 7C). 상기 제 1 게이트 전극의 폭(L1)은 300nm이고, 제 2 게이트 전극의 폭(L2)은 400nm이다. 다음에, MOS 트랜지스터 영역(2)을 피복하며 MOS 캐패시터 영역(1)을 개구하도록 레지스트 패턴(14)을 형성한 후, 이온 주입법에 의해 MOS 캐패시터 영역(1)에 인 이온을 에너지 70keV로 5×1015㎝-2주입하여 인 주입층(15)을 형성한다(도 7D).
레지스트 패턴(14)을 제거한 후, 질소 분위기에서 900℃, 30분 동안의 제 1 열처리를 행하여, 상기 인 주입층(15)의 인을 활성화시켜서 제 1 N+확산층(8)을 형성한다(도 7E). 상기 제 1 열처리에서, 상기 인 주입층(8)의 인은 확산하여 인 주입층(8)의 하방향 및 횡방향으로 퍼진다. 상기 제 1 게이트 전극(6)의 단부로부터 이 제 1 게이트 전극 바로 아래 부분까지의 횡방향 확장 길이 △X1은 약 250㎚이다. 즉, 인 주입층(8)의 인은 제 1 게이트 전극(6)의 양단으로부터 퍼지기 때문에, 제 1 게이트 전극(6)의 양단으로부터 퍼지는 제 1 N+확산층부(8)가 제 1 게이트 전극(6)의 중앙부와 서로 겹쳐져서, 제 1 게이트 전극(6)의 하부 영역의 P 형 실리콘 기판(3)의 표면은 완전히 N 형 불순물 농도가 높은 확산층으로 된다.
다음에, MOS 캐패시터 영역(1)을 피복하며, MOS 트랜지스터 영역(2)을 개구하도록 레지스터 패턴(16)을 형성한 후, 이온 주입법에 의해 MOS 트랜지스터 영역(2)에 비소 이온을 에너지 70keV로 2×1012㎝-2주입시켜서 비소 주입층(17)을 형성한다(도 7F).
레지스트 패턴(15)을 제거한 후, 질소 분위기에서 850℃, 10분 동안의 제 2 열처리를 하여 상기 비소 주입층(17)의 비소를 활성화시켜서 제 2 N+확산층(9)을 형성한다(도 6B). 제 2 열처리에서, 상기 비소 주입층(17)의 비소는 확산하여, 비소 주입층(17)의 하방향 및 횡방향으로 퍼진다. 상기 제 2 게이트 전극(7)의 단부로부터 이 제 2 게이트 전극(7)의 바로 아래 부분까지의 횡방향 확장 길이 △X2는 약 10nm이다. 즉, 제 2 게이트 전극(7)의 중앙부에 채널 도프층(10)이 존재하고, 제 2 게이트 전극의 양측에 형성되고, 소스 및 드레인으로 작용하는 제 2 N+확산층(9)이 분리되어 형성된다.
본 발명의 제 1 실시예에 따른 반도체 장치를 형성하는 제조 방법의 변형은 도 7D' 내지 7F' 를 참조하여 설명된다, 7D' 내지 7F' 는 공정순으로 7A 내지 7F에 도시된 제 1 제조 방법의 후반부의 변형을 도시한 단면도이다.
앞부분은 도 7A 내지 7C에 도시된 공정 단계와 동일하기 때문에 그 설명은 생략하기로 한다.
도 7C에 도시된 공정 다음에, MOS 트랜지스터 영역(2)을 피복하며, MOS 캐패시터 영역(1)을 개구하도록 레지스터 패턴(31)을 형성한 후, 경사진 회전 이온 주입법에 의해 MOS 캐패시터 영역(1)에 인 이온을 에너지 120keV로 7×1015㎝-2주입하여 인 주입층(32)을 형성한다(도 7D'). 상기 회전 경사 이온 주입법에 의해 인은 제 1 게이트 전극(6)의 단부로부터 140nm까지 인 주입층(32)을 형성한다.
레지스트 패턴(31)을 제거한 후, MOS 캐패시터 영역(1)을 피복하며, MOS 트랜지스터 영역(2)을 개구하도록 레지스트 패턴(33)을 형성한 후, 이온 주입법에 의해 MOS 트랜지스터 영역(12)에 비소 이온을 에너지 70keV로 5×1015㎝-2주입하여 비소 주입층(34)을 형성한다(도 7E').
레지스트 패턴(33)을 제거한 후, 질소 분위기에서 850℃, 10분 동안의 열처리를 하여, 상기 인 주입층(32)의 인 및 비소 주입층의 비소를 활성시켜서 제 1 N+ 확산층(35) 및 제 2 N+ 확산층(36)을 형성한다(도 7F'). 상기 열처리에 있어서, 인 주입층(32)의 인은 확산하여 인 주입층(32)의 하방향 및 횡방향으로 퍼진다. 상기제 1 게이트 전극(6)의 단부로부터 이 게이트 전극(6) 바로 아래 부분까지의 횡방향 확장 길이 △X3는 약 250nm이다. 즉, 인 주입층(32)의 인은 제 1 게이트 전극(20a)의 양단으로부터 퍼지기 때문에, 제 1 게이트 전극(6)의 양단으로부터 퍼지는 제 1 N+ 확산층(35)은 이 제 1 게이트 전극(6)의 중앙부에서 서로 겹쳐진다. 제 1 게이트 전극의 하부 영역의 P 형 실리콘 기판(3)의 표면은 완전히 높은 N 형 불순물 농도를 갖는 확산층으로 된다. 한편, 상기 비소 주입층(34)의 비소는 확산하여, 비소 주입층(34)의 하방향 및 횡방향으로 퍼진다. 상기 게이트 전극의 단부(7)로부터 제 2 게이트 전극(7) 바로 아래 부분으로의 횡방향 확장 길이 △X2는 약 10nm이다, 즉, 제 2 게이트 전극(6)의 중앙부에는 상기 채널 도프층(10)이 존재하고, 제 2 게이트 전극(7)의 양단에 형성되며 소스 및 드레인으로 작용하는 제 2 N+확산층(36)이 분리되어 형성된다.
본 발명의 제 2 실시예는 도 8A 및 8B를 참조하여 설명된다.
도 8A 및 8B는 본 발명에 따른 반도체 장치의 구조의 제 2 실시예를 각각 도시한 선 VIIIB - VIIIB에 따른 평면도 및 단면도이다. 도 8A 및 8B에서, 참조부호 41은 MOS 캐패시터 영역을 나타내고, 42는 PMOS 트랜지스터 영역, 43은 NMOS 트랜지스터 영역, 44는 P 형 실리콘 기판, 45는 N웰, 46은 P웰, 47은 소자를 분리하기 위한 필드 산화막, 48a, 48b, 48c는 각각 MOS 캐패시터, PMOS 트랜지스터, NMOS 트랜지스터의 게이트 산화막이고, 49는 MOS 캐패시터의 한 전극으로 작용하는 제 1 게이트 전극, 50은 PMOS 트랜지스터의 게이트 전극으로 작용하는 제 2 게이트 전극, 51은 NMOS 트랜지스터의 게이트 전극으로 작용하는 제 3 게이트 전극, 52는 MOS 캐패시터의 다른 전극으로 작용하는 제 1 P+확산층, 53은 PMOS 트랜지스터의 소스 및 드레인으로 작용하는 제 2 P+확산층, 54는 NMOS 트랜지스터의 소스 및 드레인으로 작용하는 N+확산층, 55는 PMOS 트랜지스터의 제 1 채널 도프층, 56은 NMOS 트랜지스터의 제 2 채널 도프층, L1은 제 1 게이트 전극의 폭, L2는 제 2 게이트 전극의 폭, L3는 제 3 게이트 전극의 폭, △X1은 제 1 P+확산층의 횡방향 확장 길이, △X2는 P+확산층의 횡방향 확장 길이, △X3는 N+확산층의 횡방향 확장 길이이다. MOS 캐패시터에서, 제 1 게이트 전극의 폭(L1)은 상술한 (2)식에 의해 표시된 관계를 갖는다. 따라서, 제 1 게이트 전극(49) 바로 아래의 N웰(45)의 표면은 제 1 P+확산층(52)이다.
PMOS 트랜지스터에서, 제 2 게이트 전극의 폭(L2)은 상술한 (3)식으로 표시된 관계를 갖는다. 따라서, 제 2 게이트 전극(50)의 양측에 형성된 제 2 P+확산층(53)은 제 2 게이트 전극(50) 바로 아래의 N웰(45)의 표면상에 서로 겹치지 않고 제 1 채널 도프층(55)에 의해 분리된다.
NMOS 트랜지스터에서, 제 3 게이트 전극의 폭(L3)은 다음의 (4)식으로 표시된 관계를 갖는다.
따라서, 제 3 게이트 전극(51)의 양측에 형성된 N+확산층(54)은 제 3 게이트 전극(51) 바로 아래의 P웰(46)의 표면상에 서로 겹치지 않고 제 2 채널 도프층(56)에 의해 분리된다.
본 발명의 제 2 실시예에 따른 반도체 장치를 형성하는 본 발명의 제 2 제조 방법은 후술된다. 도 9A 내지 9H는 공정순으로 제 2 제조 방법으로 도시한 단면도이다.
종래의 이중 웰 형성 공정을 이용하여 P 형 실리콘 기판(44)의 소망하는 표면 영역에 N웰(45) 및 P웰(46)을 형성한 후, 소망하는 표면 영역에 통상의 실리콘 선택 산화법에 의해 소자를 분리하는 350nm 두께의 필드 산화막(47)을 형성하고, MOS 캐패시터 영역(41)과 PMOS 트랜지스터 영역(42) 및 NMOS 트랜지스터 영역(43)의 표면에 20nm 두께의 실리콘 산화막(61)을 형성하고, MOS 캐패시터 영역(41) 및 NMOS 캐패시터 영역(43)을 피복하며 PMOS 캐패시터 영역(42)을 개구하도록 레지스트 패턴(62)을 형성한 후, PMOS 트랜지스터의 임계 전압을 소망하는 값으로 하기 위해 이온 주입법에 의해 PMOS 트랜지스터 영역(42)에 보론 이온을 에너지 20keV로 1.5×1012㎝-2주입하여 제 1 보론 주입층(63)을 형성한다(도 9A).
레지스트 패턴(62)을 제거한 후, MOS 캐패시터 영역(41) 및 PMOS 트랜지스터 영역(42)을 피복하며 NMOS 트랜지스터 영역(42)을 개구하도록 레지스트 패턴(64)을 형성한 후, NMOS 트랜지스터의 임계 전압을 소망하는 값으로 하기 위해, 이온 주입법에 의해 NMOS 트랜지스터 영역(43)에 보론 이온을 에너지 20keV로 2×1012㎝-2주입하여 제 2 보론 주입층(65)을 형성한다(도 9B).
레지스트 패턴(64)을 제거한 후, 질소 분위기에선 850℃, 30분 동안의 열처리를 행하여, 제 1 보론 이온 주입층(63) 및 제 2 보론 이온 주입층(65)의 보론을 활성화시켜서 제 1 채널 도프층(55) 및 제 2 채널 도프층(56)을 형성한다. 실리콘 산화막(61)은 플루오르화 수소산으로 에칭한 후, 850℃의 산소 분위기에서 노출된 실리콘 기판 표면을 산화하여, 막 두께 10nm의 게이트 산화막(48a, 48b, 48c)을 형성 한다(도 9C).
CVD법에 의해 250nm 두께의 인이 도프된 다결정 실리콘막을 퇴적한 후, 통상의 리소그라피 기술과 드라이 에칭 기술을 이용하여 소망하는 영역에 MOS 캐패시터의 한 전극으로 작용하는 제 1 게이트 전극(49), PMOS 트랜지스터의 게이트 전극으로 작용하는 제 2 게이트 전극(50) 및 NMOS 트랜지스터의 게이트 전극으로 작용하는 제 3 게이트 전극(51)을 형성한다(도 9D). 제 1 게이트 전극의 폭(L1)은 300nm이고, 제 2 및 제 3 게이트 전극의 폭(L2, L3)은 400nm이다.
PMOS 트랜지스터 영역(42) 및 NMOS 트랜지스터 영역(43)을 피복하며 MOS 캐패시터 영역(41)을 개구하도록 레지스트 패턴(66)을 형성한 후, 이온 주입법에 의해 MOS 캐패시터 영역(41)에 보론 이온을 에너지 40keV로 5×1015㎝-2주입하여 고농도 보론 이온 주입층(67)을 형성한다(도 9E).
레지스트 패턴(66)을 제거한 후, 질소 분위기에서 900℃, 30분 동안의 제 1 열처리를 행하여, 상기 고농도 보론 주입층(67)을 활성화시켜서 제 1 P+확산층(52)을 형성한다(도 9F). 상기 제 1 열처리에서는 고농도 보론 주입층(67)의 보론이 확산하여 하방향 및 횡방으로 퍼진다. 상기 제 1 게이트 전극(49)의 단부로부터이 제 1 게이트 전극(49) 바로 아래 부분까지의 횡방향 확장 길이 △X1은 약 250nm이다. 즉, 고농도 보론 두입층(67)의 보론은 제 1 게이트 전극(49)의 양단으로부터 퍼지기 때문에, 제 1 게이트 전극(49)의 양단으로부터 퍼지는 제 1 P+ 확산층(52)은 이 제 1 게이트 전극(49)의 중앙부에서 서로 겹쳐지지 않는다. 이로서, 제 1 게이트 전극(49)의 하부 영역의 N웰(45)의 표면은 완전히 P 형 불순물 농도가 높은 확산층으로 된다.
다음에, MOS 캐패시터 영역(41) 및 NMOS 트랜지스터 영역(43)을 피복하며 PMOS 트랜지스터 영역(42)을 개구하도록 레지스터 패턴(68)을 형성한 후, 이온 주입법에 의해 PMOS 트랜지스터 영역(42)에 BF2주입층(69)을 형성한다(도 9G).
상기 레지스트 패턴(68)을 제거한 후, MOS 캐패시터 영역(41) 및 PMOS 트랜지스터 영역(42)을 피복하며 NMOS 트랜지스터 영역(43)을 개구하도록 레지스트 패턴(70)을 형성한 후, 이온 주입법에 의해 NMOS 트랜지스터 영역(43)에 비소 이온을 에너지 70keV로 5×1015cm-2주입하여 비소 주입층(71)을 형성한다(도 9H).
상기 레지스터 패턴(70)을 제거한 후, 질소 분위기에서 850℃, 10분 동안의 제 2 열처리를 행하여 BF2주입층(69)의 보론 및 비소 주입층(71)의 비소를 활성화시켜서 제 2 P+확산층(53) 및 N+확산층(54)을 형성한다(도 8B). 상기 제 2 열처리에서, BF2주입층(69)의 보론 및 비소 주입층(71)의 비소는 확산하여 하방향 및 횡방향으로 퍼진다. 상기 제 2 게이트 전극(50)의 단부로부터 이 제 2 게이트 전극(50)의 바로 아래 부분까지의 횡방향 확장 길이 △X2는 약 10nm이다. 즉, 제 2 게이트 전극(50)의 중앙부에는 상기 채널층(55)이 존재하고, 제 2 게이트 전극(50)의 양단에 형성된 소스 및 드레인으로 작용하는 제 2 P+확산층(53)이 분리되어 형성된다. 또한, 상기 제 3 게이트 전극(51)의 단부로부터 이 제 2 게이트 전극(51)의 바로 아래 부분까지의 횡방향 확장 길이 △X3는 약 10nm이다. 즉, 제 3 게이트 전극(50)의 중앙부에는 상기 채널 도프층(56)이 존재하고, 제 3 게이트 전극(51)의 양단에 형성된 소스 및 드레인으로 작용하는 N+확산층(54)이 분리되어 형성된다.
상술한 바와 같이, 본 발명에 의한 반도체 장치는 절연막상에 형성된 반도체층으로 이루어진 전극에 대향하는 하부 영역의 불순물 농도는 충분히 높기 때문에, 공핍화에 의한 게이트 전압에 존재하는 용량값의 변화없이 고정밀도의 MOS 용량 소자를 형성할 수 있다.
또한, 게이트 산화 공정의 직후에 게이트 전압으로 되는 도전막이 퇴적하기 때문에, 얇은 게이트 산화막의 열화를 일으키지 않으면서 신뢰성을 향상시킬 수 있다.
본 발명에 의한 반도체 장치의 제조 방법은 고농도 확산층의 형성이 게이트 전극의 형성 후에 있기 때문에, 게이트 산화막의 막 두께는 MOS 트랜지스터의 게이트 산화막과 동일한 두께로 되어 소망하는 용량값을 정밀도 좋게 얻을 수 있다.
또한, 고농도 확산층의 열처리가 트랜지스터의 소오스 및 드레인의 형성 공정 전에 행해지기 때문에, 불순물을 열처리하여 횡방향으로 확산하는 공정을 추가해도 트랜지스터의 특성에 영향을 주지 않는다.
또한, 채널 도프층을 형성하는 공정을 생략할 수 있기 때문에, 종래 예에 비하여 공정의 단축 및 비용 걸감을 할 수 있다.
Claims (8)
- 한 도전형의 반도체 기판의 표면에 형성된 역도전형의 제1 확산층과,상기 반도체 기판의 표면에 채널 영역을 사이에 끼고 형성되는 역도전형의 제2 및 제3 확산층과,상기 제1 확산층 및 상기 채널 영역상에 각각 형성된 절연막과,상기 절연막을 거쳐 상기 제1 확산층상에 형성된 복수의 제1 전극과,상기 절연막을 거쳐 상기 채널 영역 상에 상기 제1 전극과 동일한 공정으로 형성된 제2 전극을 구비하며,상기 복수의 제1 전극에 있어서 각각의 폭이 상기 제2 전극의 폭보다 좁게 형성되고, 상기 제 1 전극의 폭이 상기 제 1 확산층의 횡방향 확산 길이의 2 배 미만인 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서, 상기 제1 전극과 상기 제2 전극은 동일한 재료로 형성되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1 확산층의 불순물 농도가 상기 제2 및 제3 확산층의 불순물 농도보다 높은 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1 확산층의 불순물이 상기 제2 확산층의 불순물보다확산 속도가 빠른 불순물인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1 확산층이 상기 반도체 기판에 대하여 상기 제2 확산층보다 깊이 형성되는 것을 특징으로 하는 반도체 장치.
- 한 도전형의 반도체 기판의 표면에 절연막을 형성하는 공정과,상기 절연막상에 제1, 제2, 제3 및 제4 전극을 형성하는 공정과,서로 인접하는 상기 제1, 제2 및 제3 전극을 마스크로 하여 제1 불순물을 제1 도우즈량으로 상기 반도체 기판에 주입하는 공정과,상기 제4 전극을 마스크로 하여 제2 불순물을 상기 제1 도우즈량보다 낮은 제2 도우즈량으로 상기 반도체 기판에 주입하는 공정과,주입된 상기 제1 불순물 및 상기 제2 불순물을 활성화하여 확산층을 형성하는 열처리 공정을 포함하며,상기 제1 및 상기 제2 전극의 사이에 형성된 상기 확산층과 상기 제2 및 제3 전극의 사이에 형성된 상기 확산층은 상기 제2 전극 아래에 서로 중첩하여 형성되는 것을 특징으로 하는 반도체 제조방법.
- 제6항에 있어서, 상기 제1 불순물의 확산속도가 상기 제2 불순물의 확산속도보다 빠른 것을 특징으로 하는 반도체 제조방법.
- 제6항에 있어서, 상기 전극을 형성하는 공정에 있어서, 상기 제1, 제2 및 제3 전극의 폭이 상기 제4 전극의 폭보다 작게 형성되는 것을 특징으로 하는 반도체 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-192146 | 1996-07-22 | ||
| JP19214696A JP3161333B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012644A KR980012644A (ko) | 1998-04-30 |
| KR100317102B1 true KR100317102B1 (ko) | 2002-02-28 |
Family
ID=16286470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970034222A KR100317102B1 (ko) | 1996-07-22 | 1997-07-22 | 모스반도체장치및그제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5912509A (ko) |
| JP (1) | JP3161333B2 (ko) |
| KR (1) | KR100317102B1 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166417A (en) | 1998-06-30 | 2000-12-26 | Intel Corporation | Complementary metal gates and a process for implementation |
| US6130123A (en) | 1998-06-30 | 2000-10-10 | Intel Corporation | Method for making a complementary metal gate electrode technology |
| US6579781B1 (en) * | 2000-07-19 | 2003-06-17 | Advanced Micro Devices, Inc. | Elimination of n+ contact implant from flash technologies by replacement with standard double-diffused and n+ implants |
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-
1996
- 1996-07-22 JP JP19214696A patent/JP3161333B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-15 US US08/892,907 patent/US5912509A/en not_active Expired - Fee Related
- 1997-07-22 KR KR1019970034222A patent/KR100317102B1/ko not_active IP Right Cessation
-
1999
- 1999-02-09 US US09/246,799 patent/US6190987B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6190987B1 (en) | 2001-02-20 |
| JP3161333B2 (ja) | 2001-04-25 |
| US5912509A (en) | 1999-06-15 |
| KR980012644A (ko) | 1998-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |