JP6987188B2

JP6987188B2 - 半導体装置

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Publication number: JP6987188B2
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Inventors: 俊成佐々木; 弘志田畠
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Description

本発明は、半導体装置に関する。特に、半導体層として酸化物半導体層が用いられた半導体装置に関する。

近年、表示装置やパーソナルコンピュータなどの駆動回路には微細なスイッチング素子としてトランジスタ、ダイオードなどの半導体装置が用いられている。特に、表示装置において、半導体装置は、各画素の階調に応じた電圧又は電流を供給するための選択トランジスタだけでなく、電圧又は電流を供給する画素を選択するための駆動回路にも使用されている。半導体装置はその用途に応じて要求される特性が異なる。例えば、選択トランジスタとして使用される半導体装置は、オフ電流が低いことや半導体装置間の特性ばらつきが小さいことが要求される。駆動回路として使用される半導体装置は、高いオン電流が要求される。

上記のような表示装置において、従来からアモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置が開発されている。アモルファスシリコンや低温ポリシリコンをチャネルに用いた半導体装置は、６００℃以下のプロセスで形成することができるため、ガラス基板を用いて半導体装置を形成することができる。特に、アモルファスシリコンをチャネルに用いた半導体装置は、より単純な構造かつ４００℃以下のプロセスで形成することができるため、例えば第８世代（２１６０×２４６０ｍｍ）と呼ばれる大型のガラス基板を用いて形成することができる。しかし、アモルファスシリコンをチャネルに用いた半導体装置は移動度が低く、駆動回路に使用することはできない。

低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置に比べて移動度が高いため、選択トランジスタだけでなく駆動回路の半導体装置にも使用することができる。しかし、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は構造およびプロセスが複雑である。５００℃以上のプロセスで半導体装置を形成する必要があるため、上記のような大型のガラス基板を用いて半導体装置を形成することができない。アモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置はいずれもオフ電流が高く、これらの半導体装置を選択トランジスタに用いた場合、印加した電圧を長時間保持することが難しかった。

そこで、最近では、アモルファスシリコンや低温ポリシリコンや単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている（例えば、特許文献１）。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。

特開２０１２−２２７５２１号公報

酸化物半導体をチャネルに用いた半導体装置において、容量素子を形成する場合、電極となる一対の金属層の間に絶縁層が配置されたＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造の容量素子が用いられる。ＭＩＭ構造の容量素子を形成するためには、容量素子を構成する電極（金属層）および誘電体（絶縁層）を形成する必要がある。したがって、半導体装置を作製するためのマスク枚数および積層数が増加する。その結果、製造コストが増加し、製造歩留まりが低下するという課題があった。

本発明に係る一実施形態は、上記実情に鑑み、製造コストが低く、製造歩留まりが向上する半導体装置を提供することを目的とする。

本発明の一実施形態による半導体装置は、ｎ型の酸化物半導体層と、酸化物半導体層の上方に配置されたゲート電極と、酸化物半導体層とゲート電極との間のゲート絶縁層と、酸化物半導体層に接続された第１端子と、ゲート電極に接続された第２端子と、を有し、第２端子に印加される電位は、第１端子に印加される電位よりも高い。

本発明の一実施形態による半導体装置は、ｐ型の酸化物半導体層と、酸化物半導体層の上方に配置されたゲート電極と、酸化物半導体層とゲート電極との間のゲート絶縁層と、酸化物半導体層に接続された第１端子と、ゲート電極に接続された第２端子と、を有し、第２端子に印加される電位は、第１端子に印加される電位よりも低い。

本発明の一実施形態に係る半導体装置の概要を示す平面図である。本発明の一実施形態に係る半導体装置の概要を示す断面図である。本発明の一実施形態に係る半導体装置において、酸化物半導体層の第１領域および第２領域を示す平面図である。本発明の一実施形態に係る半導体装置の製造方法において、下地層を形成する工程を示す断面図である。本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層に不純物をドーピングする工程を示す断面図である。本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。本発明の一実施形態に係る半導体装置の概要を示す断面図である。本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層、ゲート絶縁層、およびゲート電極を形成する工程を示す断面図である。本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層にコンタクトを形成する工程を示す断面図である。本発明の一実施形態に係る半導体装置における容量素子を用いた回路構成の一例を示す図である。本発明の一実施形態の変形例に係る半導体装置における容量素子を用いた回路構成の一例を示す図である。本発明の一実施形態の変形例に係る半導体装置における容量素子を用いた回路構成の一例を示す図である。本発明の一実施形態の変形例に係る半導体装置における容量素子を用いた回路構成の一例を示す図である。本発明の一実施形態に係る半導体装置において、酸化物半導体層の低抵抗領域を示す平面図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

〈実施形態１〉
図１〜図８を用いて、本発明の実施形態１に係る半導体装置１０の概要について説明する。実施形態１の半導体装置１０は、液晶表示装置（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙＤｅｖｉｃｅ：ＬＣＤ）、表示部に有機ＥＬ素子または量子ドット等の自発光素子（ＯｒｇａｎｉｃＬｉｇｈｔ−ＥｍｉｔｔｉｎｇＤｉｏｄｅ：ＯＬＥＤ）を利用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置において、各々の表示装置の各画素や駆動回路に用いられる。

ただし、本発明に係る半導体装置は、表示装置に用いられるものに限定されず、例えば、マイクロプロセッサ（Ｍｉｃｒｏ−ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：ＭＰＵ）などの集積回路（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ：ＩＣ）に用いられてもよい。実施形態１の半導体装置１０は、半導体として酸化物半導体が用いられた構造の半導体装置である。

［半導体装置１０の構造］
図１は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図１および図２に示すように、半導体装置１０は、トランジスタ素子１００および容量素子２００を有する。トランジスタ素子１００および容量素子２００はいずれも基板１０５上に配置された下地層１１０の上方に配置されている。

トランジスタ素子１００は、酸化物半導体層１２０、ゲート絶縁層１３０、ゲート電極１４０、層間絶縁層１５０、ソース電極１６４、およびドレイン電極１６６を有する。酸化物半導体層１２０は下地層１１０の上方に配置されている。ゲート電極１４０は酸化物半導体層１２０の上方に配置されている。ゲート絶縁層１３０は酸化物半導体層１２０とゲート電極１４０との間に配置されている。酸化物半導体層１２０は、活性層領域１２２、ソース領域１２４、およびドレイン領域１２６を備える。活性層領域１２２は、平面視においてゲート電極１４０とオーバーラップする領域である。ソース領域１２４およびドレイン領域１２６は、平面視においてゲート電極１４０から露出された領域である。

層間絶縁層１５０はゲート電極１４０の上方に配置されている。層間絶縁層１５０は酸化物半導体層１２０およびゲート電極１４０を覆っている。層間絶縁層１５０およびゲート絶縁層１３０には、ソース領域１２４の酸化物半導体層１２０に達する開口部１５４、およびドレイン領域１２６の酸化物半導体層１２０に達する開口部１５６が設けられている。ソース電極１６４およびドレイン電極１６６は層間絶縁層１５０の上方に配置されている。ソース電極１６４は開口部１５４を介してソース領域１２４の酸化物半導体層１２０に接続されている。ドレイン電極１６６は開口部１５６を介してドレイン領域１２６の酸化物半導体層１２０に接続されている。

上記のように、トランジスタ素子１００は、酸化物半導体層１２０の上方にゲート電極１４０が配置されたトップゲート型トランジスタである。ソース領域１２４およびドレイン領域１２６の酸化物半導体層１２０の抵抗は、ゲート電極１４０に電位が供給されていない状態における活性層領域１２２の酸化物半導体層１２０の抵抗よりも低い。換言すると、ソース領域１２４およびドレイン領域１２６の酸化物半導体層１２０の電気導電率は、ゲート電極１４０に電位が供給されていない状態における活性層領域１２２の酸化物半導体層１２０の電気導電率よりも高い。なお、本実施形態では、ソース領域１２４およびドレイン領域１２６の酸化物半導体層１２０に含まれる不純物は、活性層領域１２２の酸化物半導体層１２０に含まれる不純物よりも多い。酸化物半導体層１２０に含まれる不純物としては、ボロン（Ｂ）、リン（Ｐ）、およびアルゴン（Ａｒ）など一般的な半導体製造工程で用いられる材料が用いられる。

容量素子２００は、酸化物半導体層２２０、ゲート絶縁層２３０、ゲート電極２４０、層間絶縁層２５０、第１電極２６４、および第２電極２６６を有する。酸化物半導体層２２０は下地層１１０の上方に配置されている。ゲート電極２４０は酸化物半導体層２２０の上方に配置されている。ゲート絶縁層２３０は酸化物半導体層２２０とゲート電極２４０との間に配置されている。酸化物半導体層２２０は、第１領域２２２および第２領域２２４を備える。第１領域２２２は、平面視においてゲート電極２４０とオーバーラップする領域である。第２領域２２４は、平面視においてゲート電極２４０から露出された領域である。

層間絶縁層２５０はゲート電極２４０の上方に配置されている。層間絶縁層２５０は酸化物半導体層２２０およびゲート電極２４０を覆っている。層間絶縁層２５０およびゲート絶縁層２３０には、第２領域２２４の酸化物半導体層２２０に達する開口部２５４が設けられている。層間絶縁層２５０には、ゲート電極２４０に達する開口部２５６が設けられている。第１電極２６４および第２電極２６６は層間絶縁層２５０の上方に配置されている。第１電極２６４は開口部２５４を介して第２領域２２４の酸化物半導体層２２０に接続されている。第２電極２６６は開口部２５６を介してゲート電極２４０に接続されている。

上記のように、容量素子２００は、酸化物半導体層２２０およびゲート電極２４０を一対の電極とし、ゲート絶縁層２３０を誘電体とする、ＭＯＳ（Ｍｅｔａｌ／Ｏｘｉｄｅ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の容量素子である。第２領域２２４の酸化物半導体層２２０の抵抗値は、ゲート電極２４０に電位が供給されていない状態における第１領域２２２の酸化物半導体層２２０の抵抗値よりも低い。なお、本実施形態では、第２領域２２４の酸化物半導体層２２０に含まれる不純物は、第１領域２２２の酸化物半導体層２２０に含まれる不純物よりも多い。

容量素子２００では、第１電極２６４に供給される電位および第２電極２６６に供給される電位の大小関係は反転しない。例えば、酸化物半導体層２２０としてｎ型半導体が用いられた場合、容量素子２００に電荷を保持させる駆動時において、第２電極２６６には第１電極２６４よりも高い電位が供給され、第２電極２６６の電位が第１電極２６４の電位よりも低くなることはない。一方、酸化物半導体層２２０としてｐ型半導体が用いられた場合、容量素子２００に電荷を保持させる駆動時において、第２電極２６６には第１電極２６４よりも低い電位が供給され、第２電極２６６の電位が第１電極２６４の電位よりも高くなることはない。つまり、容量素子２００に電荷を保持させる駆動時において、第１領域２２２の酸化物半導体層２２０は、キャリアが発生した導通状態であり、非導通状態にはならない。

［半導体装置１０を構成する各部材の材質］
基板１０５としては、ポリイミド基板が用いられる。基板１０５として、ポリイミド基板の他にもアクリル基板、シロキサン基板、またはフッ素樹脂基板などの樹脂を含む絶縁基板が用いられてもよい。基板１０５の耐熱性を向上させるために、上記の基板に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１０５が透明である必要はないため、基板１０５の透明度が悪化する不純物が用いられてもよい。一方、基板１０５が可撓性を有する必要がない場合は、基板１０５としてガラス基板、石英基板、およびサファイア基板などの透光性を有する絶縁基板が用いられてもよい。半導体装置１０が表示装置ではない集積回路の場合は、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、またはステンレス基板などの導電性基板のように、透光性を有さない基板が用いられてもよい。

下地層１１０としては、基板１０５と酸化物半導体層１２０との密着性が向上する、または基板１０５からの不純物が酸化物半導体層１２０に到達することを抑制する材料が用いられる。例えば、下地層１１０として、酸化シリコン（ＳｉＯ_x）、酸化窒化シリコン（ＳｉＯ_xＮ_y）、窒化酸化シリコン（ＳｉＮ_xＯ_y）、窒化シリコン（ＳｉＮ_x）、酸化アルミニウム（ＡｌＯ_x）、酸化窒化アルミニウム（ＡｌＯ_xＮ_y）、窒化酸化アルミニウム（ＡｌＮ_xＯ_y）、窒化アルミニウム（ＡｌＮ_x）などが用いられる（ｘ、ｙは任意の正の数値）。これらの膜を積層した構造が用いられてもよい。ここで、基板１０５と酸化物半導体層１２０との十分な密着性が確保される、または不純物が基板１０５から酸化物半導体層１２０に到達することによる影響がほとんどない場合は、下地層１１０が省略されてもよい。下地層１１０としては、上記の無機絶縁材料の他にＴＥＯＳ層や有機絶縁材料が用いられてもよい。

ここで、ＳｉＯ_xＮ_yおよびＡｌＯ_xＮ_yとは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物およびアルミニウム化合物である。ＳｉＮ_xＯ_yおよびＡｌＮ_xＯ_yとは、窒素よりも少ない量の酸素を含有するシリコン化合物およびアルミニウム化合物である。

上記に例示した下地層１１０は、物理蒸着法（ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＰＶＤ法）で形成されてもよく、化学蒸着法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）で形成されてもよい。ＰＶＤ法としては、スパッタリング法、真空蒸着法、電子ビーム蒸着法、めっき法、および分子線エピタキシー法などが用いられる。ＣＶＤ法としては、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Ｃａｔａｌｙｔｉｃ）−ＣＶＤ法又はホットワイヤＣＶＤ法）などが用いられる。ＴＥＯＳ層とはＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）を原料としたＣＶＤ層を指す。

有機絶縁材料としては、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などが用いられる。下地層１１０は、単層であってもよく、上記の材料の積層であってもよい。例えば、下地層１１０は無機絶縁材料および有機絶縁材料の積層であってもよい。

酸化物半導体層１２０、２２０としては、半導体の特性を有する酸化金属が用いられる。例えば、酸化物半導体層１２０、２２０として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を含む酸化物半導体が用いられてもよい。特に、酸化物半導体層１２０、２２０として、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体が用いられてもよい。ただし、本発明の一実施形態において用いられるＩｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体は、上記の組成に限定されず、上記とは異なる組成の酸化物半導体が用いられてもよい。例えば、上記の比率に対して、移動度を向上させるためにＩｎの比率が大きい酸化物半導体が酸化物半導体層１２０、２２０として用いられてもよい。上記の比率に対して、光照射による影響を小さくするために、バンドギャップが大きくなるように、Ｇａの比率が大きい酸化物半導体が酸化物半導体層１２０、２２０として用いられてもよい。

Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体に他の元素が添加されていてもよい。例えばＡｌ、Ｓｎなどの金属元素が上記の酸化物半導体に添加されていてもよい。上記の酸化物半導体以外にも酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化スズ（ＳｎＯ₂）、酸化チタン（ＴｉＯ₂）、酸化バナジウム（ＶＯ₂）、酸化インジウム（Ｉｎ₂Ｏ₃）、チタン酸ストロンチウム（ＳｒＴｉＯ₃）などが酸化物半導体層１２０、２２０として用いられてもよい。なお、酸化物半導体層１２０、２２０はアモルファスであってもよく、結晶性であってもよい。酸化物半導体層１２０、２２０はアモルファスと結晶の混相であってもよい。

ゲート絶縁層１３０、２３０としては、ＳｉＮ_x、ＳｉＮ_xＯ_y、ＳｉＯ_xＮ_y、ＡｌＮ_x、ＡｌＮ_xＯ_y、ＡｌＯ_xＮ_yなどの無機絶縁材料が用いられる。ゲート絶縁層１３０、２３０は下地層１１０と同様の方法で形成される。ゲート絶縁層１３０、２３０は単層であってもよく、上記の材料の積層であってもよい。ゲート絶縁層１３０、２３０は、下地層１１０と同じ材料であってもよく、異なる材料であってもよい。

ゲート電極１４０、２４０としては、一般的な金属材料または導電性半導体材料が用いられる。例えば、ゲート電極１４０、２４０として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。ゲート電極１４０、２４０として、上記の材料の合金が用いられてもよく、上記の材料の窒化物が用いられてもよい。ゲート電極１４０、２４０として、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物半導体が用いられてもよい。ゲート電極１４０、２４０は単層であってもよく、上記の材料の積層であってもよい。

ゲート電極１４０、２４０として用いられる材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有する材料が好ましい。ゲート電極１４０、２４０として、ゲート電極１４０、２４０に０Ｖが印加されたときにトランジスタがオフするエンハンスメント型となる仕事関数を有する材料が用いられることが好ましい。ただし、容量素子２００は、第１領域２２２の酸化物半導体層２２０を導通状態として動作させるため、ゲート電極２４０として、ゲート電極２４０に０Ｖが印加されたときにトランジスタがオンするデプレッション型となる仕事関数を有する材料が用いられてもよい。

層間絶縁層１５０、２５０としては、ＳｉＯ_x、ＳｉＯ_xＮ_y、ＡｌＯ_x、ＡｌＯ_xＮ_y、ＴＥＯＳ層などの無機絶縁材料が用いられる。層間絶縁層１５０、２５０は下地層１１０と同様の方法で形成されてもよい。層間絶縁層１５０、２５０は単層であってもよく、上記の材料の積層であってもよい。層間絶縁層１５０、２５０は、層間絶縁層１５０、２５０として用いられる材料の化学量論比に比べて酸素を多く含んでいてもよい。層間絶縁層１５０、２５０は、酸化物半導体層１２０、２２０に含まれる材料と同じ材料を含んでもよく、酸化物半導体層１２０、２２０に含まれる材料とは異なる材料で構成されていてもよい。

ソース電極１６４、ドレイン電極１６６、第１電極２６４、および第２電極２６６としては、ゲート電極１４０、２４０と同様に、一般的な金属材料又は導電性半導体材料が用いられる。例えば、上記の電極として、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｚｎ、Ｍｏ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉなどが用いられてもよい。上記の電極として、これらの材料の合金が用いられてもよく、上記の材料の窒化物が用いられてもよい。上記の電極として、ＩＴＯ、ＩＧＯ、ＩＺＯ、ＧＺＯ等の導電性酸化物半導体が用いられてもよい。上記の電極は単層であってもよく、上記の材料の積層であってもよい。上記の電極として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有する材料が好ましい。ソース電極１６４、ドレイン電極１６６、および第１電極２６４として、酸化物半導体層１２０、２２０との接触抵抗が低い材料が用いられることが好ましい。第２電極２６６として、ゲート電極２４０との接触抵抗が低い材料が用いられることが好ましい。

［第１領域２２２および第２領域２２４のパターン］
図３は、本発明の一実施形態に係る半導体装置において、酸化物半導体層の第１領域および第２領域を示す平面図である。図３を用いて、本発明の実施形態１に係る半導体装置１０の容量素子２００における第１領域２２２および第２領域２２４の形状について説明する。図３において、第２領域２２４は斜線で描かれた領域である。図３は、図１で描かれている第２電極２６６および開口部２５６が省略されて描かれている。図３に示すように、第２領域２２４は第１領域２２２を連続して囲んでいる。換言すると、第２領域２２４は第１領域２２２の周囲を１周途切れずに囲んでいる。さらに換言すると、第２領域２２４は、Ｄ１方向において、第１領域２２２に対してそれぞれ反対方向、およびＤ１方向に直交するＤ２方向において、第１領域２２２に対してそれぞれ反対方向に設けられている。

第２領域２２４が第１領域２２２を連続して囲むことで、第１領域２２２における第２領域２２４からの最長距離（第１領域２２２において、第２領域２２４からの距離が最も遠い点と、その点から最も近い第２領域２２４との距離）を短くすることができる。仮に、第２領域２２４が第１領域２２２の一側面２２６だけに存在すると、Ｄ１方向において一側面２２６とは反対側の他側面２２８と一側面２２６に配置された第２領域２２４との距離は遠くなる。導通状態における第１領域２２２の抵抗が第２領域２２４の抵抗よりも高い場合、第１領域２２２の他側面２２８付近に保持されていた電荷は他の領域に保持されていた電荷に比べて高抵抗の配線を通じて放電されることになる。高抵抗の配線を通じて充放電される電荷は高周波数動作に追従することができないため、容量素子２００の実効的な容量値が小さくなってしまう。しかし、本実施形態にかかる半導体装置１０の容量素子２００は、第１領域２２２の他側面２２８付近にも第２領域２２４が存在するため、上記の実効的な容量値の低下を抑制することができる。

なお、図３では、第２領域２２４が第１領域２２２を連続して囲んだ構成を例示したが、この構成に限定されない。例えば、第２領域２２４が第１領域２２２の一側面２２６および他側面２２８に配置され、Ｄ１方向に直交するＤ２方向には第２領域２２４が配置されていなくてもよい。換言すると、第２領域２２４が、Ｄ１方向において、第１領域２２２に対してそれぞれ反対方向に設けられていてもよい。ただし、この場合、一側面２２６および他側面２２８の第２領域２２４は導通している、またはそれぞれに対して電位が供給されることが好ましい。

以上のように、本発明の実施形態１に係る半導体装置１０によると、トランジスタ素子１００と同じ構造で容量素子２００を形成することができるため、製造コストが低く、製造歩留まりが向上する半導体装置を提供することができる。容量素子２００において、第１領域２２２が第１領域２２２よりも抵抗が低い第２領域２２４によって囲まれていることで、容量素子２００の実効的な容量値の低下を抑制することができる。

［半導体装置１０の製造方法］
図４〜図８を用いて、本発明の実施形態１に係る半導体装置１０の製造方法について、断面図を参照しながら説明する。図４は、本発明の一実施形態に係る半導体装置の製造方法において、下地層を形成する工程を示す断面図である。図４に示すように、基板１０５上に下地層１１０を成膜する。

図５は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。図５に示すように、図４に示す基板の全面に酸化物半導体層１２０、２２０を含む酸化物半導体層を成膜し、フォトリソグラフィおよびエッチングによって酸化物半導体層１２０、２２０のパターンを形成する。

酸化物半導体層１２０、２２０を含む酸化物半導体層はスパッタリング法を用いて成膜することができる。当該酸化物半導体層のエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ウェットエッチングで酸化物半導体層１２０、２２０を形成する場合、シュウ酸を含むエッチャントを用いることができる。

図６は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。図６に示すように、酸化物半導体層１２０、２２０の上方にゲート絶縁層１３０、２３０およびゲート電極１４０、２４０を含む導電層を成膜し、フォトリソグラフィおよびエッチングによって図６に示すようなゲート電極１４０、２４０のパターンを形成する。図６では、ゲート絶縁層１３０、２３０がゲート電極１４０、２４０のエッチングストッパとして機能し、酸化物半導体層１２０、２２０がゲート絶縁層１３０、２３０から露出されない製造方法を示したが、この製造方法に限定されない。例えば、ゲート電極１４０、２４０のエッチング工程によってゲート絶縁層１３０、２３０がエッチングされ、酸化物半導体層１２０、２２０がゲート絶縁層１３０、２３０から露出されてもよい。

図７は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層に不純物をドーピングする工程を示す断面図である。図７に示すように、上方（基板１０５に対してゲート電極１４０、２４０が形成された側）から不純物をドーピングする。平面視においてゲート電極１４０、２４０とオーバーラップしない領域では、不純物はゲート絶縁層１３０、２３０を介して酸化物半導体層１２０、２２０に到達する。酸化物半導体層１２０、２２０にドーピングされた不純物はキャリアとして機能するため、不純物がドーピングされた領域の酸化物半導体層１２０、２２０の抵抗が下がる。

一方、平面視においてゲート電極１４０、２４０とオーバーラップする領域では、不純物がゲート電極１４０、２４０によってブロックされるため、不純物は酸化物半導体層１２０に到達しない。つまり、ゲート電極１４０、２４０とオーバーラップしない領域では、不純物は酸化物半導体層１２０、２２０を介した不純物のドーピングによって、酸化物半導体層１２０に活性層領域１２２、ならびに活性層領域１２２よりも低抵抗なソース領域１２４およびドレイン領域１２６が形成され、酸化物半導体層２２０に第１領域２２２および第１領域２２２よりも低抵抗な第２領域２２４が形成される。

図８は、本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。図８に示すように、ゲート電極１４０、２４０の上方に、ゲート電極１４０、２４０および酸化物半導体層１２０、２２０を覆う層間絶縁層１５０、２５０を成膜する。層間絶縁層１５０、２５０に対してフォトリソグラフィおよびエッチングを行うことで、開口部１５４、１５６、２５４、２５６を形成する。なお、開口部１５４、１５６、２５４は層間絶縁層１５０、２５０およびゲート絶縁層１３０、２３０に形成される。開口部２５６は層間絶縁層１５０だけに形成される。

開口部１５４はソース領域１２４の酸化物半導体層１２０を露出する。開口部１５６はドレイン領域１２６の酸化物半導体層１２０を露出する。開口部２５４は第２領域２２４の酸化物半導体層２２０を露出する。開口部２５６はゲート電極２４０を露出する。そして、図８に示す基板にソース電極１６４、ドレイン電極１６６、第１電極２６４、および第２電極２６６を含む導電層を成膜し、フォトリソグラフィおよびエッチングによって図１および図２に示すソース電極１６４、ドレイン電極１６６、第１電極２６４、および第２電極２６６を形成する。上記に示す製造方法によって、本発明の実施形態１に係る半導体装置１０を形成することができる。

〈実施形態２〉
図９〜図１２を用いて、本発明の実施形態２に係る半導体装置１０Ａの概要について説明する。なお、以下の実施形態で参照する図面において、実施形態１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。

［半導体装置１０Ａの構造］
図９は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図９に示す半導体装置１０Ａは図１に示す半導体装置１０に類似しているが、半導体装置１０Ａは、ソース領域１２４Ａおよびドレイン領域１２６Ａの酸化物半導体層１２０Ａが層間絶縁層１５０Ａに接している点、ならびに第２領域２２４Ａの酸化物半導体層２２０Ａが層間絶縁層２５０Ａに接している点において、半導体装置１０とは相違する。半導体装置１０Ａにおいて、上記の酸化物半導体層１２０Ａ、２２０Ａが層間絶縁層１５０Ａ、２５０Ａと接することで、実施形態１で説明した不純物のドーピングとは異なる方法で酸化物半導体層１２０Ａ、２２０Ａを低抵抗化することができる。なお、本実施形態では、第２領域２２４Ａの酸化物半導体層２２０Ａに含まれる酸素欠損は、第１領域２２２の酸化物半導体層２２０に含まれる酸素欠損よりも多い。また、層間絶縁層１５０Ａ、２５０ＡはＳｉＮ_xを含む。

［半導体装置１０Ａの製造方法］
図１０〜図１２を用いて、本発明の実施形態２に係る半導体装置１０Ａの製造方法について、断面図を参照しながら説明する。図１０は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層、ゲート絶縁層、およびゲート電極を形成する工程を示す断面図である。図４および図５と同じ製造方法で下地層１１０Ａおよび酸化物半導体層１２０Ａ、２２０Ａを形成する。酸化物半導体層１２０Ａ、２２０Ａの上方にゲート絶縁層１３０Ａ、２３０Ａおよびゲート電極１４０Ａ、２４０Ａを含む導電層を成膜し、フォトリソグラフィおよびエッチングによって図１０に示すようなゲート電極１４０Ａ、２４０Ａおよびゲート絶縁層１３０Ａ、２３０Ａのパターンを形成する。つまり、ゲート電極１４０Ａ、２４０Ａおよびゲート絶縁層１３０Ａ、２３０Ａを一括エッチングし、酸化物半導体層１２０Ａ、２２０Ａをゲート電極１４０Ａ、２４０Ａおよびゲート絶縁層１３０Ａ、２３０Ａから露出する。

なお、本実施形態では、酸化物半導体層１２０Ａ、２２０Ａのパターンを形成した後にゲート電極１４０Ａ、２４０Ａおよびゲート絶縁層１３０Ａ、２３０Ａのパターンを形成する製造方法を示したが、この製造方法に限定されない。例えば、ゲート電極１４０Ａ、２４０Ａおよびゲート絶縁層１３０Ａ、２３０Ａのパターンを形成した後に酸化物半導体層１２０Ａ、２２０Ａのパターンを形成してもよい。このようにすることで、酸化物半導体層１２０Ａ、２２０Ａをゲート電極１４０Ａ、２４０Ａおよびゲート絶縁層１３０Ａ、２３０Ａのエッチングストッパとして機能させることができる。

図１１は、本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。図１１に示すように、ゲート電極１４０Ａ、２４０Ａの上方に、ゲート電極１４０Ａ、２４０Ａおよび酸化物半導体層１２０Ａ、２２０Ａを覆い、酸化物半導体層１２０Ａ、２２０Ａに接する層間絶縁層１５０Ａ、２５０Ａを成膜する。なお、層間絶縁層１５０Ａ、２５０Ａの成膜はシランを多く用いた成膜条件で行われてもよい。つまり、層間絶縁層１５０Ａ、２５０Ａの成膜に用いるシランのその他のガスに対する比率は、ゲート絶縁層１３０Ａ、２３０Ａの成膜に用いるシランのその他のガスに対する比率よりも高くてもよい。シランの比率が高い条件で層間絶縁層１５０Ａ、２５０Ａを成膜することで、膜中の水素濃度が高い層間絶縁層１５０Ａ、２５０Ａを形成することができる。層間絶縁層１５０Ａ、２５０Ａの層構造は特に限定されないが、例えば、ＳｉＯ_x上にＳｉＮ_xが形成された積層構造であってもよい。

層間絶縁層１５０Ａ、２５０Ａの成膜時に、酸化物半導体層１２０Ａ、２２０Ａがシラン晒されることで、酸化物半導体層１２０Ａ、２２０Ａの酸素が還元され、酸化物半導体層１２０Ａ、２２０Ａに酸素欠損が生成される。酸素欠損は導電経路として機能するため、酸素欠損が生成された領域の酸化物半導体層１２０Ａ、２２０Ａの抵抗が下がる。

層間絶縁層１５０Ａ、２５０Ａを成膜した後に、熱処理を行ってもよい。熱処理を行うことで、層間絶縁層１５０Ａ、２５０Ａに含まれていた水素が酸化物半導体層１２０Ａ、２２０Ａに拡散する。当該水素はソース領域１２４Ａおよびドレイン領域１２６Ａの酸化物半導体層１２０Ａ、ならびに第２領域２２４Ａの酸化物半導体層２２０Ａに到達すると、上記の領域の酸化物半導体層１２０Ａ、２２０Ａに酸素欠損を生成する。

図１２は、本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層にコンタクトを形成する工程を示す断面図である。図１２に示すように、層間絶縁層１５０Ａ、２５０Ａに対してフォトリソグラフィおよびエッチングを行うことで、開口部１５４Ａ、１５６Ａ、２５４Ａ、２５６Ａを形成する。なお、開口部１５４Ａ、１５６Ａ、２５４Ａ、２５６Ａは層間絶縁層１５０Ａ、２５０Ａに形成される。そして、図１２に示す基板にソース電極１６４Ａ、ドレイン電極１６６Ａ、第１電極２６４Ａ、および第２電極２６６Ａを含む導電層を成膜し、フォトリソグラフィおよびエッチングによって図９に示すソース電極１６４Ａ、ドレイン電極１６６Ａ、第１電極２６４Ａ、および第２電極２６６Ａを形成する。上記に示す製造方法によって、本発明の実施形態２に係る半導体装置１０Ａを形成することができる。

以上のように、本発明の実施形態２に係る半導体装置１０Ａによると、トランジスタ素子１００Ａと同じ構造で容量素子２００Ａを形成することができるため、製造コストが低く、製造歩留まりが向上する半導体装置を提供することができる。酸化物半導体層１２０Ａ、２２０Ａに対して不純物をドーピングしなくても酸化物半導体層１２０Ａ、２２０Ａの抵抗を下げることができる。

〈実施形態３〉
図１３〜図１６を用いて、本発明の実施形態３に係る表示装置の概要について説明する。表示装置は、実施形態１の半導体装置１０または実施形態２の半導体装置１０Ａで説明したトランジスタ素子および容量素子を用いた画素回路である。なお、本実施形態に係る表示装置として示す画素回路はＥＬ表示装置の画素回路である。ただし、上記の容量素子はＥＬ表示装置の画素回路に限定されず、一対の電極に供給される電位の大小関係が反転しない回路に用いることができる。

フルカラーを実現するための単色の画素をサブ画素といい、フルカラーまたは白色を実現可能なサブ画素の最小単位をメイン画素という。以下の説明において、画素回路として各サブ画素に設けられた回路について説明する。以下の実施形態で参照する図面において、実施形態１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。

［サブ画素３００Ｂの画素回路構成］
図１３は、本発明の一実施形態に係る半導体装置における容量素子を使用する回路構成の一例を示す図である。図１３に示すサブ画素３００Ｂを構成するトランジスタは全てｎチャネル型トランジスタである。図１３に示すように、サブ画素３００Ｂは、発光素子ＤＯ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、保持容量Ｃｓ、および補助容量Ｃａｄを含む。補助容量Ｃａｄに半導体装置１０または１０Ａで説明した容量素子２００または２００Ａが用いられる。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、リセットトランジスタＲＳＴ、および画素選択トランジスタＳＳＴに半導体装置１０または１０Ａで説明したトランジスタ素子１００または１００Ａが用いられる。

発光素子ＤＯのカソード電極はカソード電源線３３２Ｂに接続されている。発光素子ＤＯのアノード電極は、駆動トランジスタＤＲＴのドレイン電極、リセットトランジスタＲＳＴのドレイン電極、保持容量Ｃｓの一方の電極、および補助容量Ｃａｄの一方の電極（第１電極３０２Ｂ）に接続されている。補助容量Ｃａｄの他方の電極（第２電極３０４Ｂ）はアノード電源線３３５Ｂに接続されている。アノード電源線３３５Ｂに供給されるアノード電源電位ＰＶＤＤは、カソード電源線３３２Ｂに供給されるカソード電源電位ＰＶＳＳよりも高い電位である。

駆動トランジスタＤＲＴのソース電極は、出力トランジスタＢＣＴを介してアノード電源線３３０Ｂに接続されている。アノード電源線３３０Ｂにはアノード電源電位ＰＶＤＤが供給される。駆動トランジスタＤＲＴのゲート電極は、保持容量Ｃｓの他方の電極および画素選択トランジスタＳＳＴのドレイン電極に接続されている。リセットトランジスタＲＳＴのソース電極はリセット電源線３４２Ｂに接続されている。リセット電源線３４２Ｂにはリセット電源電位Ｖｒｓｔが供給される。画素選択トランジスタＳＳＴのソース電極は映像信号線３４４Ｂに接続されている。映像信号線３４４Ｂには映像信号Ｖｓｉｇが供給される。

出力トランジスタＢＣＴのゲート電極は、出力制御信号線３５０Ｂに接続されている。出力制御信号線３５０Ｂには出力制御信号ＢＧが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線３５２Ｂに接続されている。リセット制御信号線３５２Ｂにはリセット制御信号ＲＧが供給される。画素選択トランジスタＳＳＴのゲート電極は、画素制御信号線３５４Ｂに接続されている。画素制御信号線３５４Ｂには画素制御信号ＳＧが供給される。

駆動トランジスタＤＲＴのゲート電極には、映像信号（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号に応じた電流を発光素子ＤＯに供給する。このように、アノード電源線３３０Ｂに供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴおよび出力トランジスタＢＣＴによって降下するため、発光素子ＤＯのアノード電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、補助容量Ｃａｄの第２電極３０４Ｂには、補助容量Ｃａｄの第１電極３０２Ｂよりも常に高い電位が供給される。例えば、第１電極３０２Ｂは図２に示す半導体装置１０における第１電極２６４であり、第２電極３０４Ｂは半導体装置１０における第２電極２６６である。第２電極２６６には常に第１電極２６４よりも高い電位が供給されるため、第１領域２２２は導通状態になる。これによって、第１領域２２２全域の酸化物半導体層２２０が容量素子の電極として機能する。

［サブ画素３００Ｃの画素回路構成の変形例１］
図１４は、本発明の一実施形態の変形例に係る半導体装置における容量素子を使用する回路構成の一例を示す図である。図１４に示すサブ画素３００Ｃは、図１３のサブ画素３００Ｂと類似しているが、駆動トランジスタＤＲＴのゲート電極に初期化トランジスタＩＳＴを介して初期化電源線３４０Ｃが接続されている点において、サブ画素３００Ｂとは相違する。初期化電源線３４０Ｃには初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線３５６Ｃに接続されている。初期化制御信号線３５６Ｃには初期化制御信号ＩＧが供給される。

図１４のサブ画素３００Ｃでも、図１３のサブ画素３００Ｂと同様に、発光素子ＤＯのアノード電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、補助容量Ｃａｄの第２電極３０４Ｃには、補助容量Ｃａｄの第１電極３０２Ｃよりも常に高い電位が供給される。第１電極３０２Ｃとして図２に示す半導体装置１０における第１電極２６４を用い、第２電極３０４Ｃとして第２電極２６６を用いることで、第１領域２２２全域の酸化物半導体層２２０が容量素子の電極として機能する。

［サブ画素３００Ｄの画素回路構成の変形例２］
図１５は、本発明の一実施形態の変形例に係る半導体装置における容量素子を使用する回路構成の一例を示す図である。図１５に示すサブ画素３００Ｄは、図１３のサブ画素３００Ｂと類似しているが、発光素子ＤＯのアノード電極にリセットトランジスタＲＳＴが接続されていない点、駆動トランジスタＤＲＴと出力トランジスタＢＣＴとの間にクロストークキャンセルトランジスタＣＣＴが配置されている点、およびクロストークキャンセルトランジスタＣＣＴと出力トランジスタＢＣＴとの間にリセット電源線３４２Ｄが接続されている点において、サブ画素３００Ｂとは相違する。クロストークキャンセルトランジスタＣＣＴのゲート電極は、クロストークキャンセル制御信号線３５８Ｄに接続されている。クロストークキャンセル制御信号線３５８Ｄにはクロストークキャンセル制御信号ＣＧが供給される。

図１５のサブ画素３００Ｄでも、図１３のサブ画素３００Ｂと同様に、発光素子ＤＯのアノード電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、補助容量Ｃａｄの第２電極３０４Ｄには、補助容量Ｃａｄの第１電極３０２Ｄよりも常に高い電位が供給される。第１電極３０２Ｄとして図２に示す半導体装置１０における第１電極２６４を用い、第２電極３０４Ｄとして第２電極２６６を用いることで、第１領域２２２全域の酸化物半導体層２２０が容量素子の電極として機能する。

［サブ画素３００Ｅの画素回路構成の変形例３］
図１６は、本発明の一実施形態の変形例に係る半導体装置における容量素子を使用する回路構成の一例を示す図である。図１６に示すサブ画素３００Ｅは、図１４のサブ画素３００Ｃと類似しているが、発光素子ＤＯのアノード電極にリセットトランジスタＲＳＴが接続されていない点、駆動トランジスタＤＲＴと出力トランジスタＢＣＴとの間にクロストークキャンセルトランジスタＣＣＴが配置されている点、およびクロストークキャンセルトランジスタＣＣＴと出力トランジスタＢＣＴとの間にリセット電源線３４２Ｅが接続されている点において、サブ画素３００Ｃとは相違する。クロストークキャンセルトランジスタＣＣＴのゲート電極は、クロストークキャンセル制御信号線３５８Ｅに接続されている。クロストークキャンセル制御信号線３５８Ｅにはクロストークキャンセル制御信号ＣＧが供給される。

図１６のサブ画素３００Ｅでも、図１４のサブ画素３００Ｃと同様に、発光素子ＤＯのアノード電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、補助容量Ｃａｄの第２電極３０４Ｅには、補助容量Ｃａｄの第１電極３０２Ｅよりも常に高い電位が供給される。第１電極３０２Ｅとして図２に示す半導体装置１０における第１電極２６４を用い、第２電極３０４Ｅとして第２電極２６６を用いることで、第１領域２２２全域の酸化物半導体層２２０が容量素子の電極として機能する。

以上のように、本発明の実施形態３およびその変形例に係る表示装置によると、トランジスタ素子と同じ構造で容量素子（補助容量Ｃａｄ）を形成することができるため、製造コストが低く、製造歩留まりが向上する表示装置を提供することができる。

〈実施形態４〉
図１７を用いて、本発明の実施形態４に係る半導体装置１０Ｆの概要について説明する。半導体装置１０Ｆでは、容量素子２００Ｆにおける第１領域２２２Ｆおよび第２領域２２４Ｆの形状について説明する。

［第１領域２２２Ｆおよび第２領域２２４Ｆのパターン］
図１７は、本発明の一実施形態に係る半導体装置において、酸化物半導体層の低抵抗領域を示す平面図である。図１７において、第２領域２２４Ｆは斜線で描かれた領域である。図１７は、図１で描かれている第２電極２６６および開口部２５６が省略されて描かれている。図１７に示すように、第２領域２２４Ｆは第１領域２２２Ｆを連続して囲んでいる。さらに、第２領域２２４Ｆは、平面視において第１領域２２２Ｆの内側に突出した突出領域２２５Ｆを備えている。換言すると、第１領域２２２Ｆの一部にスリット（突出領域２２５Ｆに対応する領域）が設けられている。さらに換言すると、ゲート電極２４０Ｆは、平面視においてゲート電極２４０Ｆの内側に向かって延びる切り欠き領域（突出領域２２５Ｆに対応する領域）を備えている。なお、図１７では、突出領域２２５ＦがＤ２方向に長手を有する形状である構成を例示したが、突出領域２２５ＦがＤ１方向に長手を有する構造であってもよい。

第２領域２２４Ｆが突出領域２２５Ｆを備えることで、第１領域２２２Ｆにおける第２領域２２４Ｆからの最長距離（第１領域２２２Ｆにおいて、第２領域２２４Ｆからの距離が最も遠い点と、その点から最も近い第２領域２２４Ｆとの距離）をさらに短くすることができる。したがって、実効的な容量値の低下を抑制することができる。

以上のように、本発明の実施形態４に係る半導体装置１０Ｆによると、トランジスタ素子１００Ｆと同じ構造で容量素子２００Ｆを形成することができるため、製造コストが低く、製造歩留まりが向上する半導体装置を提供することができる。容量素子２００Ｆにおいて、第１領域２２２Ｆが第２領域２２４Ｆに突出領域２２５Ｆが備えられていることで、容量素子２００Ｆの実効的な容量値の低下を抑制することができる。

なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１０：半導体装置、２０：表示装置、１００：トランジスタ素子、１０５：基板、１１０：下地層、１２０、２２０：酸化物半導体層、１２２：活性層領域、１２４：ソース領域、１２６：ドレイン領域、１３０、２３０：ゲート絶縁層、１４０、２４０：ゲート電極、１５０、２５０：層間絶縁層、１５４、１５６、２５４、２５６：開口部、１６４：ソース電極、１６６：ドレイン電極、２００：容量素子、２２２：第１領域、２２４：第２領域、２２５Ｄ：突出領域、２２６：一側面、２２８：他側面、２６４、３０２：第１電極、２６６、３０４：第２電極、３００：サブ画素、３３０、３３５：アノード電源線、３３２：カソード電源線、３４０：初期化電源線、３４２：リセット電源線、３４４：映像信号線、３５０：出力制御信号線、３５２：リセット制御信号線、３５４：画素制御信号線、３５６：初期化制御信号線、３５８Ｂ：クロストークキャンセル制御信号線

Claims

トランジスタ素子及び容量素子を備えた半導体装置であって、
前記トランジスタ素子及び前記容量素子は、
酸化物半導体層と、
前記酸化物半導体層上に配置されたゲート電極層と、
前記酸化物半導体層と前記ゲート電極層との間のゲート絶縁層と、
前記酸化物半導体層と前記ゲート絶縁層と前記ゲート電極層とを覆う絶縁層と、をそれぞれ有し、
前記容量素子は、
前記酸化物半導体層に接続された第１端子と、
前記ゲート電極層に接続された第２端子と、を有し、
前記容量素子の前記酸化物半導体層は、
平面視において前記ゲート電極層とオーバーラップする第１領域と、
平面視において前記ゲート電極層から露出された第２領域と、を有し、
前記第２領域の前記酸化物半導体層の抵抗は、前記第１領域の前記酸化物半導体層の抵抗よりも低く、
前記第２領域の前記酸化物半導体層に含まれる酸素欠損は、前記第１領域の前記酸化物半導体層に含まれる酸素欠損よりも多い半導体装置。
前記第２領域は、前記第１領域を連続して囲む請求項１に記載の半導体装置。
前記第２領域の前記酸化物半導体層は、前記ゲート絶縁層から露出され、前記絶縁層と接する請求項１に記載の半導体装置。
前記酸化物半導体層はｎ型の酸化物半導体であり、
前記第２端子に印加される電位は、前記第１端子に印加される電位よりも高い請求項１乃至３のいずれか一に記載の半導体装置。
前記酸化物半導体層はｐ型の酸化物半導体であり、
前記第２端子に印加される電位は、前記第１端子に印加される電位よりも低い請求項１乃至３のいずれか一に記載の半導体装置。