JP7064309B2 - ダイオード、トランジスタ、およびこれらを有する表示装置 - Google Patents

ダイオード、トランジスタ、およびこれらを有する表示装置 Download PDF

Info

Publication number
JP7064309B2
JP7064309B2 JP2017203812A JP2017203812A JP7064309B2 JP 7064309 B2 JP7064309 B2 JP 7064309B2 JP 2017203812 A JP2017203812 A JP 2017203812A JP 2017203812 A JP2017203812 A JP 2017203812A JP 7064309 B2 JP7064309 B2 JP 7064309B2
Authority
JP
Japan
Prior art keywords
region
semiconductor layer
layer
oxide semiconductor
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017203812A
Other languages
English (en)
Other versions
JP2019079860A (ja
Inventor
俊成 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2017203812A priority Critical patent/JP7064309B2/ja
Priority to PCT/JP2018/033031 priority patent/WO2019077901A1/ja
Publication of JP2019079860A publication Critical patent/JP2019079860A/ja
Priority to US16/845,289 priority patent/US11437363B2/en
Priority to JP2022070955A priority patent/JP7360499B2/ja
Application granted granted Critical
Publication of JP7064309B2 publication Critical patent/JP7064309B2/ja
Priority to US17/881,106 priority patent/US11887980B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391Gated diode structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/08Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/088Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements using a non-linear two-terminal element
    • G09G2300/0885Pixel comprising a non-linear two-terminal element alone in series with each display pixel element
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04Display protection
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22

Description

本発明は、ダイオード、トランジスタ、およびこれらを有する表示装置に関する。
近年、表示装置やパーソナルコンピュータなどの駆動回路には微細なスイッチング素子としてトランジスタ、ダイオードなどの半導体装置が用いられている。トランジスタは、映像を表示する画素回路および画素回路を駆動する駆動回路などの回路に用いられている。ダイオードは、静電気等から回路を保護する保護回路および電源から供給された電圧を昇圧するチャージポンプ回路などの回路に用いられている。トランジスタおよびダイオードを効率よく製造するために、例えば特許文献1に示すように、ダイオードとしてドレイン端子とゲート端子が接続されたトランジスタが用いられている。
特開2017-69577号公報
ダイオード接続トランジスタは、一般的なトランジスタのゲート端子とソース端子またはドレイン端子とを接続することで製造される。つまり、ダイオードの製造にはトランジスタの製造と同じ数の工程が必要である。
本発明に係る一実施形態は、上記実情に鑑み、簡易的な構造および製造方法のダイオード、トランジスタ、およびこれらを有する表示装置を提供することを目的とする。
本発明の一実施形態によるダイオードは、第1領域および前記第1領域よりも低抵抗の第2領域を有する半導体層と、第1露出部において前記第1領域の前記半導体層を露出し、第2露出部において前記第2領域の前記半導体層を露出し、前記第1露出部および前記第2露出部以外の前記半導体層を覆う第1絶縁層と、前記第1露出部において前記半導体層に接続され、平面視において前記第1絶縁層を介して前記第1領域の前記半導体層と重畳する第1導電層と、前記第2露出部において前記半導体層に接続された第2導電層と、を有する。
本発明の一実施形態によるトランジスタは、第1領域および前記第1領域よりも低抵抗の第2領域を有する半導体層と、第1露出部において前記第1領域の前記半導体層を露出し、第2露出部において前記第2領域の前記半導体層を露出し、前記第1露出部および前記第2露出部以外の前記半導体層を覆う第1絶縁層と、前記第1露出部において前記半導体層に接続され、平面視において前記第1絶縁層を介して前記第1領域の前記半導体層と重畳する第1導電層と、前記第2露出部において前記半導体層に接続された第2導電層と、前記半導体層に対向する、前記半導体層の下の第3導電層と、前記半導体層と前記第3導電層との間の第3絶縁層と、を有する。
本発明の一実施形態に係るダイオードの概要を示す平面図である。 本発明の一実施形態に係るダイオードの概要を示す断面図である。 本発明の一実施形態に係るダイオードの概要を示す断面図の部分拡大図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの概要を示す断面図である。 本発明の一実施形態に係るダイオードの概要を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの製造方法を示す断面図である。 本発明の一実施形態に係るダイオードの概要を示す平面図である。 本発明の一実施形態に係るトランジスタの概要を示す平面図である。 本発明の一実施形態に係るトランジスタの概要を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第3導電層を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第3絶縁層および酸化物半導体層を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第1絶縁層を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第1導電層を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、第2領域の半導体層を低抵抗化する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの製造方法において、層間絶縁層に開口部を形成する工程を示す断面図である。 本発明の一実施形態に係るトランジスタの概要を示す断面図である。 本発明の一実施形態に係るトランジスタの概要を示す断面図である。 本発明の一実施形態に係るトランジスタの概要を示す断面図である。 図24に示したトランジスタの回路図である。 図24に示したトランジスタのOFF状態の回路図である。 本発明の一実施形態に係る論理回路の概要を示す断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。
本発明の各実施の形態において、基板からダイオードまたはトランジスタに向かう方向を上または上方という。逆に、ダイオードまたはトランジスタから基板に向かう方向を下または下方という。このように、説明の便宜上、上方または下方という語句を用いて説明するが、例えば、基板とダイオードまたはトランジスタとの上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば第1部材の上の第2部材という表現は、上記のように第1部材と第2部材との上下関係を説明しているに過ぎず、第1部材と第2部材との間に他の部材が配置されていてもよい。
本明細書において「αはA、BまたはCを含む」、「αはA,BおよびCのいずれかを含む」、「αはA,BおよびCからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがA~Cの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
〈第1実施形態〉
図1~図7を用いて、本発明の第1実施形態に係るダイオード10の概要について説明する。第1実施形態のダイオード10では、ダイオード接続されたトランジスタの活性層として酸化物半導体層が用いられた構成を例示するが、活性層として酸化物半導体層以外に一般的な半導体層が用いられてもよい。
[ダイオード10の構造]
図1は、本発明の一実施形態に係るダイオードの概要を示す平面図である。図2Aは、本発明の一実施形態に係るダイオードの概要を示す断面図である。図2Bは、本発明の一実施形態に係るダイオードの概要を示す断面図の部分拡大図である。図2Aの断面図は、図1のA-A’線の断面図である。図2Bの拡大図は、図2Aの点線領域を拡大した図である。図1および図2Aに示すように、ダイオード10は、基板100、下地層110、酸化物半導体層120、絶縁層130(第1絶縁層)、導電層140(第1導電層)、絶縁層150(第2絶縁層)、導電層160(第2導電層)、および導電層170を有する。
まず、図2Aを用いて、ダイオード10の断面構造について説明する。酸化物半導体層120は基板100の上に設けられている。下地層110は基板100と酸化物半導体層120との間に設けられている。酸化物半導体層120は第1領域121および第2領域123に区分される。第2領域123の酸化物半導体層120は第1領域121の酸化物半導体層120よりも低抵抗である。絶縁層130は酸化物半導体層120の上に設けられている。絶縁層130には開口部131(第1露出部)および開口部133(第2露出部)が設けられている。開口部131は第1領域121の酸化物半導体層120を露出する。開口部133は第2領域123の酸化物半導体層120を露出する。絶縁層130は開口部131、133以外の酸化物半導体層120を覆っている。
導電層140は絶縁層130の上、および開口部131の内部に設けられている。導電層140は、開口部131を介して第1領域121の酸化物半導体層120に接続されている。図2Bを参照すると、第1領域121の酸化物半導体層120と導電層140との間に、第1領域121の酸化物半導体層120よりも抵抗が低い低抵抗酸化物半導体層125が存在している。低抵抗酸化物半導体層125によって、導電層140と酸化物半導体層120との間の良好な電気的接触が実現される。低抵抗酸化物半導体層125は開口部131によって酸化物半導体層120が露出された領域に設けられている。換言すると、平面視において、低抵抗酸化物半導体層125は低抵抗酸化物半導体層125よりも抵抗が高い酸化物半導体層120に囲まれている。
低抵抗酸化物半導体層125は、酸化物半導体層120の表面付近にのみ形成されており、断面観察などの分析によって観察されない場合がある。しかし、チャネルとして機能する第1領域121の酸化物半導体層120と導電層140との間のオーミック接触を得るためには、これらの間に低抵抗酸化物半導体層125が必要である。したがって、仮に断面観察で酸化物半導体層120と導電層140との間に低抵抗酸化物半導体層125が観察されない場合であっても、これらの間に低抵抗酸化物半導体層125が存在している蓋然性が高い。
図1を参照すると、第1領域121は、平面視において、酸化物半導体層120のパターンのうち、導電層140と重畳する領域に相当する。第2領域123は、平面視において、酸化物半導体層120のパターンが導電層140から露出された領域に相当する。つまり、第2領域123は、酸化物半導体層120のパターンのうち、導電層140と重畳しない領域に相当する。上記の構成を換言すると、第1領域121と第2領域123との境界は、平面視において、導電層140のパターン端の一部に沿っている。
図1および図2Aを参照すると、平面視において、導電層140は絶縁層130を介して第1領域121の酸化物半導体層120と重畳する。図1および図2Aでは、第1領域121と第2領域123との境界が導電層140のパターン端の一部に沿った構成を例示したが、この構成に限定されない。図1および図2Aでは、平面視において、第1領域121と第2領域123との境界が導電層140のパターン端の一部と一致しているが、この構成に限定されない。例えば、平面視において、第1領域121と第2領域123との境界が導電層140のパターン端の一部からずれていてもよい。例えば、平面視において、第1領域121と第2領域123との境界が導電層140と重畳していてもよい。
絶縁層150は絶縁層130および導電層140の上に設けられている。絶縁層150には開口部151および開口部133が設けられている。開口部151は導電層140の一部を露出する。開口部133は上記のように第2領域123の酸化物半導体層120を露出する。本実施形態では、絶縁層130、150の両方に設けられた開口部を開口部133という。
導電層160は絶縁層150の上、および開口部133の内部に設けられている。つまり、導電層160は導電層140とは異なる層に設けられている。導電層160は、開口部133を介して第2領域123の酸化物半導体層120に接続されている。図1を参照すると、第2領域123の酸化物半導体層120は、平面視において、導電層160と重畳する。導電層170は絶縁層150の上、および開口部151の内部に設けられている。つまり、導電層170は導電層160とは同じ層に設けられている。導電層170は、開口部151を介して導電層140に接続されている。
ダイオード10はダイオード接続されたトランジスタである。ダイオード10において、第1領域121の酸化物半導体層120は活性層に相当する。絶縁層130の上面に設けられた導電層140はゲート電極に相当する。酸化物半導体層120と導電層140との間の絶縁層130はゲート絶縁層に相当する。開口部131において酸化物半導体層120と接する導電層140はソース電極に相当する。導電層160はドレイン電極に相当する。つまり、ダイオード10はソース電極とゲート電極とが接続されたトランジスタである。なお、ダイオード10において、ソース電極とドレイン電極とが切り替わる場合がある。
酸化物半導体層120がn型半導体の場合について説明する。導電層140の電位が導電層160の電位よりも高い場合、ゲート電極およびソース電極にドレイン電極よりも高い電位が供給されるので、このトランジスタはON状態になる。したがって、導電層140から導電層160に向かって電流が流れる。一方、導電層140の電位が導電層160の電位よりも低い場合、ゲート電極およびソース電極にドレイン電極よりも低い電位が供給されるので、このトランジスタはOFF状態になる。つまり、ダイオード10は整流作用を持つ。活性層として酸化物半導体層120が用いられたトランジスタのOFF状態におけるリーク電流は、活性層として例えばシリコンなどの一般的な半導体層が用いられたトランジスタのOFF状態におけるリーク電流に比べて非常に小さい。したがって、ダイオード10に逆バイアスが印加されても電流はほとんど流れない。その結果、ダイオード10の優れた整流作用が得られる。
[ダイオード10を構成する各部材の材質]
基板100として、可視光に対して透光性を有する基板が用いられる。基板100として、可撓性を有しない剛性基板および可撓性を有する可撓性基板が用いられる。剛性基板として、ガラス基板、石英基板、およびサファイア基板が用いられてもよい。可撓性基板として、ポリイミド基板、アクリル基板、シロキサン基板、およびフッ素樹脂基板が用いられてもよい。基板100として透光性を有しない基板が用いられてもよい。基板100として、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、またはステンレス基板などの導電性基板が用いられてもよい。
下地層110として、基板100と酸化物半導体層120との密着性が向上する、および不純物が基板100から酸化物半導体層120に到達することを抑制する材料が用いられる。例えば、下地層110として、酸化シリコン(SiOx)、酸化窒化シリコン(SiOxy)、窒化酸化シリコン(SiNxy)、窒化シリコン(SiNx)、酸化アルミニウム(AlOx)、酸化窒化アルミニウム(AlOxy)、窒化酸化アルミニウム(AlNxy)、窒化アルミニウム(AlNx)などが用いられる(x、yは任意の正の数値)。下地層110として、これらが積層された構造が用いられてもよい。基板100と酸化物半導体層120との十分な密着性が確保される、または不純物が基板100から酸化物半導体層120に到達することによる影響がほとんどない場合は、下地層110が省略されてもよい。下地層110としては、上記の無機絶縁材料の他にTEOS層や有機絶縁材料が用いられてもよい。
SiOxyおよびAlOxyとは、酸素(O)よりも少ない量の窒素(N)を含有するシリコン化合物およびアルミニウム化合物である。SiNxyおよびAlNxyとは、窒素よりも少ない量の酸素を含有するシリコン化合物およびアルミニウム化合物である。
上記に例示した下地層110は、物理蒸着法(Physical Vapor Deposition:PVD法)で形成されてもよく、化学蒸着法(Chemical Vapor Deposition:CVD法)で形成されてもよい。PVD法としては、スパッタリング法、真空蒸着法、電子ビーム蒸着法、および分子線エピタキシー法などが用いられる。CVD法としては、熱CVD法、プラズマCVD法、触媒CVD法(Cat(Catalytic)-CVD法又はホットワイヤCVD法)などが用いられる。TEOS層とはTEOS(Tetra Ethyl Ortho Silicate)を原料としたCVD層を指す。
有機絶縁材料としては、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などが用いられる。下地層110は、単層であってもよく、上記の材料の積層であってもよい。例えば、下地層110は無機絶縁材料および有機絶縁材料の積層であってもよい。
酸化物半導体層120として、半導体の特性を有する酸化金属が用いられる。例えば、酸化物半導体層120として、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、および酸素(O)を含む酸化物半導体が用いられてもよい。特に、酸化物半導体層120として、In:Ga:Zn:O=1:1:1:4の組成比を有する酸化物半導体が用いられてもよい。ただし、本発明の一実施形態において用いられるIn、Ga、Zn、およびOを含む酸化物半導体は、上記の組成に限定されず、上記とは異なる組成の酸化物半導体が用いられてもよい。例えば、上記の比率に対して、移動度を向上させるためにInの比率が大きい酸化物半導体が酸化物半導体層120として用いられてもよい。上記の比率に対して、光照射による影響を小さくするために、バンドギャップが大きくなるように、Gaの比率が大きい酸化物半導体が酸化物半導体層120として用いられてもよい。
In、Ga、Zn、およびOを含む酸化物半導体に他の元素が添加されていてもよい。例えばAl、Snなどの金属元素が上記の酸化物半導体に添加されていてもよい。上記の酸化物半導体以外にも酸化亜鉛(ZnO)、酸化ニッケル(NiO)、酸化スズ(SnO2)、酸化チタン(TiO2)、酸化バナジウム(VO2)、酸化インジウム(In23)、チタン酸ストロンチウム(SrTiO3)などが酸化物半導体層120として用いられてもよい。酸化物半導体層120はアモルファスであってもよく、結晶性であってもよい。酸化物半導体層120はアモルファスと結晶の混相であってもよい。酸化物半導体層120はPVD法によって形成される。
酸化物半導体層120の代わりに一般的な半導体層が用いられる場合、半導体層として、シリコン(Si)、ガリウム(Ga)、ヒ化ガリウム(GaAs)、窒化ガリウム(GaN)、炭化シリコン(SiC)が用いられてもよい。
絶縁層130、150として、SiOx、SiOxy、SiNx、SiNxy、AlOx、AlOxy、AlNx、AlNxyなどの無機絶縁材料が用いられる。絶縁層130、150は下地層110と同様の方法で形成される。絶縁層130、150は単層であってもよく、上記の材料の積層であってもよい。絶縁層130、150は、下地層110と同じ材料であってもよく、異なる材料であってもよい。絶縁層130と絶縁層150とは互いに同じ材料であってもよく、異なる材料であってもよい。
絶縁層130として酸化物が用いられる場合、酸化物半導体層120と接する絶縁層130は過剰な酸素を多量に含むことが好ましい。換言すると、絶縁層130は化学量論比よりも酸素を含有する割合が高い酸化物絶縁層であり、熱処理によって酸素を放出することが好ましい。絶縁層130中の酸素は未結合手を有しており、当該絶縁層130の化学量論比における結合エネルギーよりも低いエネルギーで結合が切れる。絶縁層130中の酸素は未結合手を有するため、第2領域123の酸化物半導体層120は欠陥を多く含んでいる。
導電層140、160、170として、一般的な金属材料または導電性半導体材料が用いられる。例えば、導電層140、160、170として、アルミニウム(Al)、チタン(Ti)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、亜鉛(Zn)、モリブデン(Mo)、インジウム(In)、スズ(Sn)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、白金(Pt)、ビスマス(Bi)などが用いられる。導電層140、160、170として、上記の材料の合金が用いられてもよく、上記の材料の窒化物が用いられてもよい。上記の導電層はPVD法によって形成される。
導電層140、160、170として、ITO(酸化インジウム・スズ)、IGO(酸化インジウム・ガリウム)、IZO(酸化インジウム・亜鉛)、GZO(ガリウムがドーパントとして添加された酸化亜鉛)等の導電性酸化物半導体が用いられてもよい。導電層140、160、170は単層であってもよく、上記の材料の積層であってもよい。なお、導電層140として第1領域121の酸化物半導体層120と接触する材料は、酸化物半導体層120の中の酸素を還元して酸化物半導体層120の表面を低抵抗化する材料であって、その酸化物が絶縁性ではない材料を用いることができる。
以上のように、本発明の第1実施形態に係るダイオード10によると、より簡易的な構造のダイオード接続トランジスタでダイオード10を構成することができる。
上記のダイオード10は、液晶表示装置(Liquid Crystal Display Device:LCD)、表示部に有機EL素子または量子ドット等の自発光素子(Organic Light-Emitting Diode:OLED)を利用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置において、各々の表示装置の各画素や駆動回路に用いられる。ただし、上記のダイオード10は、表示装置に用いられるものに限定されず、例えば、マイクロプロセッサ(Micro-Processing Unit:MPU)などの集積回路(Integrated Circuit:IC)に用いられてもよい。
[ダイオード10の製造方法]
図3~図7を用いて、本発明の第1実施形態に係るダイオード10の製造方法について、断面図を参照しながら説明する。図3~図7は、いずれも本発明の一実施形態に係るダイオードの製造方法を示す断面図である。
図3に示すように、基板100の上に下地層110を成膜し、下地層110の上に酸化物半導体層120を形成する。基板100の全面に形成された酸化物半導体層120に対して、フォトリソグラフィおよびエッチングによって図3に示す酸化物半導体層120のパターンを形成する。なお、以下に示すパターンの形成は、特段の記載がない限り、フォトリソグラフィおよびエッチングによって行われる。ただし、フォトリソグラフィおよびエッチングの各々は、それぞれの工程に適した条件が採用される。
酸化物半導体層120はスパッタリング法を用いて成膜することができる。酸化物半導体層120のエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ウェットエッチングで酸化物半導体層120のパターンを形成する場合、シュウ酸を含むエッチャントを用いることができる。
図4に示すように、酸化物半導体層120の上に絶縁層130を形成する。絶縁層130に開口部131を形成し、後に説明する第1領域121の酸化物半導体層120の一部を露出させる。
図5に示すように、絶縁層130の上、および開口部131の内部に導電層140を形成する。開口部131によって露出された酸化物半導体層120に導電層140が成膜されると、酸化物半導体層120の表面付近の酸素は成膜された導電層140によって還元される。その結果、図2Bに示すように、開口部131によって露出された酸化物半導体層120の表面付近に低抵抗酸化物半導体層125が形成される。このとき、開口部131の底に成膜された導電層140は酸化物半導体層120から移動した酸素によって酸化される。したがって、導電層140の材料として、酸化されても導電性が失われない材料が用いられることが好ましい。平面視において酸化物半導体層120と導電層140と重畳する領域が、後述する第1領域121になる。
図6に示すように、酸化物半導体層120の上方(酸化物半導体層120に対して導電層140が形成された側)から不純物を酸化物半導体層120に導入する。不純物の導入は、イオンドーピングまたはイオンインプランテーションによって行われる。不純物を上方から導入する場合、平面視において酸化物半導体層120と導電層140とが重畳する領域では、不純物が導電層140によってブロックされて酸化物半導体層120に到達しない。一方、平面視において酸化物半導体層120と導電層140とが重畳しない領域では、不純物は導電層140にブロックされず、酸化物半導体層120に到達する。
酸化物半導体層120に不純物が導入されない領域が第1領域121であり、酸化物半導体層120に不純物が導入される領域が第2領域123である。換言すると、第1領域121は、平面視において酸化物半導体層120と導電層140とが重畳する領域である。第2領域123は、平面視において酸化物半導体層120が導電層140から露出された領域である。上記のように、上方から導入された不純物がブロックされた領域が第1領域121になるので、結果的に、平面視における第1領域121と第2領域123との境界は、導電層140のパターン端の一部に沿っている。
図6では、第1領域121と第2領域123との境界が導電層140のパターン端の一部と一致する構成を例示した。しかし、不純物を導入する際に、酸化物半導体層120に向けて打ち込まれた不純物は、導電層140のパターン端よりも導電層140のパターンの内側にも打ち込まれる。したがって、平面視において、第1領域121と第2領域123との境界が導電層140と重畳する場合がある。
酸化物半導体層120に導入された不純物はキャリアとして機能するため、第2領域123の酸化物半導体層120の抵抗は第1領域121の酸化物半導体層120の抵抗よりも低い。酸化物半導体層120に導入される不純物として、ボロン(B)、リン(P)、およびアルゴン(Ar)など一般的な半導体製造工程で用いられる材料が用いられる。
図7に示すように、絶縁層130および導電層140の上に絶縁層150を形成する。絶縁層150に開口部151を形成し、導電層140の一部を露出させる。同様に、絶縁層130、150に開口部133を形成し、第2領域123の酸化物半導体層120の一部を露出させる。なお、本実施形態では、絶縁層130、150を一括で開口するプロセスを例示したが、このプロセスに限定されない。まず、絶縁層150に開口部を形成して絶縁層130の一部を露出させ、絶縁層150の開口とは異なる方法で絶縁層130を開口してもよい。そして、絶縁層150の上、開口部133の内部、および開口部151の内部に導電層を形成し、パターン形成することで図1および図2Aに示す導電層160、170を形成する。上記に示す製造方法によって、第1実施形態に係るダイオード10を形成することができる。
以上のように、本発明の第1実施形態に係るダイオード10の製造方法によると、ダイオード接続されたトランジスタのゲート電極およびソース電極に相当する導電層140をマスクとして酸化物半導体層120に不純物を導入することで、高い精度で第1領域121と第2領域123の境界の位置を決定することができる。さらに、第1領域121および第2領域123を形成するためのマスクを別途用いる必要がない。開口部131において露出された酸化物半導体層120の上に導電層140を形成する際に、導電層140によって酸化物半導体層120の表面が低抵抗化される。したがって、酸化物半導体層120と導電層140とが接触する領域において、予め酸化物半導体層120に低抵抗領域を設ける必要がない。つまり、より簡易的な製造方法でダイオード10を製造することができる。
〈第2実施形態〉
図8を用いて、本発明の第2実施形態に係るダイオード10Aの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
[ダイオード10Aの構造]
図8は、本発明の一実施形態に係るダイオードの概要を示す断面図である。図8に示すダイオード10Aは図2Aに示すダイオード10に類似しているが、ダイオード10Aは、第2領域123Aの絶縁層130Aの厚さが第1領域121Aの絶縁層130Aの厚さに比べて小さい点において、ダイオード10と相違する。換言すると、平面視において導電層140Aから露出された絶縁層130Aの厚さは、導電層140Aと重畳する絶縁層130Aの厚さに比べて小さい。第2領域123Aの絶縁層130Aの厚さは、10nm以上であればよい。
[ダイオード10Aの製造方法]
図8に示すダイオード10Aの絶縁層130Aは、図5の工程において、導電層140をマスクとして絶縁層130をオーバーエッチングすることで得ることができる。図8の絶縁層130Aは、第2領域123Aの膜厚が小さくなっているため、図6に示す不純物導入の工程において、小さいエネルギーで不純物を導入することができる。
例えば、図6において、第2領域123の絶縁層130の膜厚が大きい場合、不純物導入のために不純物を高エネルギーで加速する必要がある。この場合、高エネルギーで加速された不純物の一部が、導電層140および導電層140の下の絶縁層130を通過して、第1領域121の酸化物半導体層120に到達することがある。第1領域121の酸化物半導体層120に不純物が導入されると、ダイオード10に逆バイアスの電圧が供給されたときに、リーク電流が流れてしまう。
以上のように、本発明の第2実施形態に係るダイオード10Aによると、第1実施形態に係るダイオード10と同様の効果を得ることができる。さらに、図8に示すダイオード10Aの場合、低エネルギーで第2領域123Aの酸化物半導体層120Aに不純物を導入することができる。したがって、第1領域121Aの酸化物半導体層120Aに意図しない不純物が導入されることを抑制することができる。
〈第3実施形態〉
図9を用いて、本発明の第3実施形態に係るダイオード10Bの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
[ダイオード10Bの構造]
図9は、本発明の一実施形態に係るダイオードの概要を示す断面図である。図9に示すダイオード10Bは図2Aに示すダイオード10に類似しているが、ダイオード10Bは、第2領域123Bの絶縁層130Bが除去され、絶縁層150Bが第2領域123Bの酸化物半導体層120Bに接している点において、ダイオード10と相違する。換言すると、第2領域123Bの酸化物半導体層120Bは絶縁層130Bから露出されている。
図9において、絶縁層150Bの物性は絶縁層130Bの物性と異なる。例えば、絶縁層130Bとして、化学量論比よりも酸素を含有する割合が大きい酸化物絶縁層を用いることができる。具体的には、絶縁層130Bとして化学量論比よりも酸素を含有する割合が大きいSiOx、SiOxyを用いることができる。一方、絶縁層150Bとして、化学量論比よりも酸素を含有する割合が小さい酸化物絶縁層を用いることができる。または、絶縁層150Bとして、熱処理によって水素やアンモニアを放出する材料を用いることができる。具体的には、絶縁層150BとしてSiNx、SiNxyを用いることができる。上記のように、絶縁層150Bが絶縁層130Bに比べて酸素を放出しにくく、水素やアンモニアを放出しやすいことで、絶縁層150Bに接した酸化物半導体層120Bに不純物を導入する工程を設けることなく、第2領域123Bの酸化物半導体層120Bを低抵抗化することができる。
[ダイオード10Bの製造方法]
図10~図12を用いて、ダイオード10Bの製造方法について説明する。図10~図12は、本発明の一実施形態に係るダイオードの製造方法を示す断面図である。ダイオード10Bの製造方法において、図3~図5の製造方法はダイオード10の製造方法と同じなので説明を省略する。図10に示すように、図5に示した状態から、導電層140Bをマスクとして絶縁層130Bをエッチングし、酸化物半導体層120Bを露出する。なお、本実施形態では、酸化物半導体層120Bのパターンを形成した後に導電層140Bのパターンを形成する製造方法を例示したが、この製造方法に限定されない。例えば、導電層140Bのパターンを形成した後に酸化物半導体層120Bのパターンを形成してもよい。酸化物半導体層120Bを導電層140Bの後に形成することで、酸化物半導体層120Bを露出させるエッチングの際に、酸化物半導体層120Bをエッチングストッパとして機能させることができる。
図11に示すように、絶縁層130Bおよび導電層140Bの上、ならびに絶縁層130Bおよび導電層140Bから露出された酸化物半導体層120Bの上に絶縁層150Bを形成する。図10に示すように、第2領域123Bの酸化物半導体層120Bは絶縁層130Bから露出されている。したがって、絶縁層150Bを成膜する際に、第2領域123Bの酸化物半導体層120Bは絶縁層150Bの成膜環境に曝される。酸化物半導体層120Bの一部が成膜中のプラズマ雰囲気に曝されることで、酸化物半導体層120Bの表面付近の酸素が還元され、酸化物半導体層120Bに酸素欠損が生成される。その結果、第2領域123Bの酸化物半導体層120Bが低抵抗化する。
絶縁層150Bの成膜は、シランを多く用いた成膜条件で行われてもよい。つまり、絶縁層150Bの成膜に用いるシランのその他のガスに対する比率は、他の絶縁層(例えば、下地層110Bおよび絶縁層130B)の成膜に用いるシランのその他のガスに対する比率よりも高くてもよい。シランの比率が高い条件で絶縁層150Bを成膜することで、膜中の水素濃度が高い絶縁層150Bを形成することができる。絶縁層150Bの層構造は特に限定されないが、例えば、SiOx上にSiNxが形成された積層構造であってもよい。
絶縁層150Bを成膜した後に、熱処理を行ってもよい。熱処理を行うことで、絶縁層150Bに含まれていた水素が酸化物半導体層120Bに拡散する。当該水素は、第2領域123Bの酸化物半導体層120Bに到達すると、第2領域123Bの酸化物半導体層120Bに酸素欠損を生成する。その結果、第2領域123Bの酸化物半導体層120Bが低抵抗化する。
図12に示すように、絶縁層150Bに開口部151Bを形成し、導電層140Bの一部を露出させる。同様に、絶縁層150Bに開口部153Bを形成し、第2領域123の酸化物半導体層120の一部を露出させる。本実施形態では、開口部151B、153Bの各々の絶縁層の厚さがほぼ同じなので、開口部151B、153Bの加工制御が容易である。そして、絶縁層150Bの上、開口部153Bの内部、および開口部151Bの内部に導電層を形成し、加工することで図9に示す導電層160B、170Bを形成する。上記に示す製造方法によって、第1実施形態に係るダイオード10Bを形成することができる。
以上のように、本発明の第3実施形態に係るダイオード10Bによると、第1実施形態に係るダイオード10と同様の効果を得ることができる。さらに、図9に示すダイオード10Bの場合、第2領域123Bの酸化物半導体層120Bに対して接触するように絶縁層150Bを形成することで、第2領域123Bの酸化物半導体層120Bを低抵抗化することができる。つまり、不純物を導入する必要がないため、製造工程を短縮化することができる。
〈第4実施形態〉
図13を用いて、本発明の第4実施形態に係るダイオード10Cの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
[ダイオード10Cの構造]
図13は、本発明の一実施形態に係るダイオードの概要を示す平面図である。図13に示すダイオード10Cは、図1に示すダイオード10に類似しているが、ダイオード10Cは、平面視において、酸化物半導体層120Cのパターン端部が導電層140Cのパターン端部を囲んでいる点においてダイオード10と相違する。換言すると、第1領域121Cは第2領域123Cによって囲まれている。第1領域121Cの酸化物半導体層120Cはダイオード10Cのチャネルとして機能するが、図13の構成であれば、酸化物半導体層120Cのパターン端部はチャネルとして機能しない。
酸化物半導体層120Cのパターン端部は、パターニング工程の影響によって酸素欠損が多く形成されることがある。この酸素欠損はダイオード10Cに逆バイアスが印加されたときのリーク電流の原因になる可能性がある。したがって、酸化物半導体層120Cのパターン端部チャネルとして機能しないことで、酸化物半導体層120Cのパターン端部に形成された酸素欠損に起因するリーク電流を抑制することができる。
〈第5実施形態〉
図14~図21を用いて、本発明の第5実施形態に係るトランジスタ20Dの概要について説明する。本実施形態に係るトランジスタ20Dの構成は、第1実施形態に係るダイオード10の構成に対してゲート絶縁層およびゲート電極が追加された構成である。以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
[トランジスタ20Dの構造]
図14は、本発明の一実施形態に係るトランジスタの概要を示す平面図である。図15は、本発明の一実施形態に係るトランジスタの概要を示す断面図である。図14および図15に示すトランジスタ20Dは、図1および図2Aに示すダイオード10に類似しているが、トランジスタ20Dは、第1領域121Dの酸化物半導体層120Dに対応する位置にゲート電極200D(第3導電層)が設けられている点において、ダイオード10と相違する。酸化物半導体層120Dとゲート電極200Dとの間にはゲート絶縁層210D(第3絶縁層)が設けられている。
図14に示すように、平面視において、ゲート電極200Dは第1領域121Dの酸化物半導体層120Dおよび第2領域123Dの少なくとも一部の酸化物半導体層120Dと重畳する。換言すると、第1領域121Dと第2領域123Dとの境界はゲート電極200Dのパターン端よりもゲート電極200Dのパターンの内側にある。なお、ゲート電極200Dは、上記の構成に限定されず、少なくとも開口部131Dと第2領域123Dとを連続して結ぶ領域に設けられていればよい。ゲート電極200Dは第1領域121Dおよび第2領域123Dの両方の領域の酸化物半導体層120Dと重畳してもよい。つまり、第1領域121Dおよび第2領域123Dを含む酸化物半導体層120Dのパターン端がゲート電極200Dのパターン端によって囲まれていてもよい。
トランジスタ20Dにおいて、第1領域121Dの酸化物半導体層120Dにキャリアを生成する電圧(ON電圧)がゲート電極200Dに供給された場合、導電層140Dから導電層160Dに向かう順方向、および導電層160Dから導電層140Dに向かう逆方向の双方向に電流が流れる。逆方向に電流が流れるように逆バイアスが供給された場合、第1領域121Dの酸化物半導体層120Dには、ゲート電極200Dによって生成されたキャリアが存在する。一方、順方向に電流が流れるように順バイアスが供給された場合、第1領域121Dの酸化物半導体層120Dには、ゲート電極200Dによって生成されたキャリアに加え、導電層140によって生成されたキャリアが存在する。つまり、順方向に流れる電流は逆方向に流れる電流よりも多い。換言すると、トランジスタ20Dは、ゲート電極200Dに同じ電圧が供給された場合でも、電流の向きによって流れる電流量が異なる。
一方、第1領域121Dの酸化物半導体層120Dにキャリアを生成しない電圧(OFF電圧)がゲート電極200Dに供給された場合、順方向には電流が流れるが、逆方向には電流は流れない。つまり、ゲート電極200DにOFF電圧が供給されると、トランジスタ20Dはダイオードとして機能する。換言すると、ゲート電極200Dはトランジスタ20Dの機能をトランジスタまたはダイオードに切り替える。なお、本実施形態では、第1実施形態のダイオード10の下にゲート電極200Dおよびゲート絶縁層210Dが設けられた構成を例示したが、第2~第4実施形態のダイオードに対してゲート電極およびゲート絶縁層を設けてもよい。
以上のように、第5実施形態に係るトランジスタ20Dによると、一方向においてON電流が高いトランジスタを提供することができる。さらに、トランジスタ20Dは、ゲート電極200Dに供給される電圧によって、トランジスタの機能とダイオードの機能とが切り換えられる。
[トランジスタ20Dの製造方法]
図16~図21を用いて、本発明の第5実施形態に係るトランジスタ20Dの製造方法について、断面図を参照しながら説明する。図16~図21は、いずれも本発明の一実施形態に係るトランジスタの製造方法を示す断面図である。
図16に示すように、基板100Dの上に下地層110Dを成膜し、下地層110Dの上にゲート電極200Dのパターンを形成する。
図17に示すように、ゲート電極200Dおよび下地層110Dの上にゲート絶縁層210Dを形成し、ゲート絶縁層210Dの上に酸化物半導体層120Dを形成する。
図18に示すように、酸化物半導体層120Dの上に絶縁層130Dを形成する。絶縁層130Dに開口部131Dを形成し、後に説明する第1領域121Dの酸化物半導体層120Dの一部を露出させる。
図19に示すように、絶縁層130Dの上、および開口部131Dの内部に導電層140Dを形成する。上記のように、開口部131Dによって露出された酸化物半導体層120Dに導電層140Dが成膜されると、酸化物半導体層120Dの表面付近の酸素は成膜された導電層140Dによって還元される。その結果、酸化物半導体層120Dと導電層140Dとの間に酸化物半導体層120Dよりも抵抗が低い低抵抗酸化物半導体層が形成される。図19に示すように、導電層140Dのパターン端部はゲート電極200Dのパターン端部よりもゲート電極200Dのパターンの内側に位置する。
図20に示すように、酸化物半導体層120Dの上方(酸化物半導体層120Dに対して導電層140Dが形成された側)から不純物を酸化物半導体層120Dに導入する。不純物の導入は、イオンドーピングまたはイオンインプランテーションによって行われる。不純物を上方から導入する場合、平面視において酸化物半導体層120Dと導電層140Dとが重畳する領域では、不純物が導電層140Dによってブロックされて酸化物半導体層120Dに到達しない。一方、平面視において酸化物半導体層120Dと導電層140Dとが重畳しない領域では、不純物は導電層140Dにブロックされず、酸化物半導体層120Dに到達する。
上記のように、導電層140Dのパターン端部はゲート電極200Dのパターン端部よりもゲート電極200Dのパターンの内側に位置している。したがって、平面視において、第1領域121Dの酸化物半導体層120Dはゲート電極200Dと重畳する。つまり、トランジスタ20Dにおいて、ゲート電極200Dに供給された電圧によってキャリアが生成する領域が開口部131Dと第2領域123Dの酸化物半導体層120Dとを連続して接続する。
図21に示すように、絶縁層130Dの上に絶縁層150Dを形成する。絶縁層150Dに開口部151Dを形成し、導電層140Dの一部を露出させる。同様に、絶縁層130D、150Dに開口部133Dを形成し、第2領域123Dの酸化物半導体層120Dの一部を露出させる。なお、本実施形態では、絶縁層130D、150Dを一括で開口するプロセスを例示したが、このプロセスに限定されない。まず、絶縁層150Dに開口部を形成して絶縁層130Dの一部を露出させ、絶縁層150Dの開口とは異なる方法で絶縁層130Dを開口してもよい。そして、絶縁層150Dの上、開口部133Dの内部、および開口部151Dの内部に導電層を形成し、パターン形成することで図14および図15に示す導電層160D、170Dを形成する。上記に示す製造方法によって、第5実施形態に係るトランジスタ20Dを形成することができる。
以上のように、本発明の第5実施形態に係るトランジスタ20Dの製造方法によると、第1実施形態に係るダイオード10の製造方法と同様に、より簡易的な製造方法でトランジスタ20Dを製造することができる。
〈第6実施形態〉
図22を用いて、本発明の第6実施形態に係るトランジスタ20Fの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
[トランジスタ20Fの構造]
図22は、本発明の一実施形態に係るトランジスタの概要を示す断面図である。図22に示すトランジスタ20Fは図15に示すトランジスタ20Dに類似しているが、トランジスタ20Fは、第2領域123Fの絶縁層130Fの厚さが第1領域121Fの絶縁層130Fの厚さに比べて小さい点において、トランジスタ20Dと相違する。換言すると、平面視において導電層140Fから露出された絶縁層130Fの厚さは、導電層140Fと重畳する絶縁層130Fの厚さに比べて小さい。第2領域123Fの絶縁層130Fの厚さは、10nm以上であればよい。
図22に示すトランジスタ20Fは、図8に示すダイオード10Aと同様の方法で形成することができる。本発明の第6実施形態に係るトランジスタ20Fによると、第5実施形態に係るトランジスタ20Dと同様の効果を得ることができる。さらに、トランジスタ20Fの場合、ダイオード10Aと同様に低エネルギーで第2領域123Fの酸化物半導体層120Fに不純物を導入することができる。したがって、第1領域121Fの酸化物半導体層120Fに意図しない不純物が導入されることを抑制することができる。
〈第7実施形態〉
図23を用いて、本発明の第7実施形態に係るトランジスタ20Gの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
[トランジスタ20Gの構造]
図23は、本発明の一実施形態に係るトランジスタの概要を示す断面図である。図23に示すトランジスタ20Gは図15に示すトランジスタ20Dに類似しているが、トランジスタ20Gは、第2領域123Gの絶縁層130Gが除去され、絶縁層150Gが第2領域123Gの酸化物半導体層120Gに接している点において、トランジスタ20Dと相違する。換言すると、第2領域123Gの酸化物半導体層120Gは絶縁層130Gから露出されている。
図23において、絶縁層150Gの物性は絶縁層130Gの物性と異なる。例えば、絶縁層130Gとして、化学量論比よりも酸素を含有する割合が大きい酸化物絶縁層を用いることができる。例えば、絶縁層130Gとして化学量論比よりも酸素を含有する割合が大きいSiOx、SiOxyを用いることができる。一方、絶縁層150Gとして、化学量論比よりも酸素を含有する割合が小さい酸化物絶縁層を用いることができる。または、絶縁層150Gとして、熱処理によって水素やアンモニアを放出する材料を用いることができる。例えば、絶縁層150GとしてSiNx、SiNxyを用いることができる。上記のように、絶縁層150Gが絶縁層130Gに比べて酸素を放出しにくく、水素やアンモニアを放出しやすいことで、絶縁層150Gに接した酸化物半導体層120Gに不純物を導入する工程を設けることなく、第2領域123Gの酸化物半導体層120Gを低抵抗化することができる。
図23に示すトランジスタ20Gは、図9に示すダイオード10Bと同様の方法で形成することができる。本発明の第7実施形態に係るトランジスタ20Gによると、第5実施形態に係るトランジスタ20Dと同様の効果を得ることができる。さらに、トランジスタ20Gの場合、第2領域123Gの酸化物半導体層120Gに対して接触するように絶縁層150Gを形成することで、第2領域123Gの酸化物半導体層120Gを低抵抗化することができる。つまり、不純物を導入する必要がないため、製造工程を短縮化することができる。
〈第8実施形態〉
図24を用いて、本発明の第8実施形態に係るトランジスタ20Hの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
[トランジスタ20Hの構造]
図24は、本発明の一実施形態に係るトランジスタの概要を示す断面図である。図24に示すトランジスタ20Hは図15に示すトランジスタ20Dが互いに向かい合うように接続されたトランジスタである。
図24に示すように、酸化物半導体層120Hは第1領域121H、第2領域123H、第3領域127Hの順で区分されている。第3領域127Hの酸化物半導体層120Hは、第1領域121Hの酸化物半導体層120Hと同様に、第2領域123Hの酸化物半導体層120Hより高抵抗である。つまり、第3領域127Hの酸化物半導体層120Hの抵抗は第1領域121Hの酸化物半導体層120Hの抵抗とほぼ同じである。酸化物半導体層120Hの第2領域123Hは第1領域121Hと第3領域127Hとの間に設けられている。ゲート電極200Hは、第1領域121H、第2領域123H、および第3領域127Hの酸化物半導体層120Hに対応して設けられている。導電層142Hは第1領域121Hに対応して設けられている。つまり、平面視において、第1領域121Hは導電層142Hと重畳する領域である。導電層144Hは第3領域127Hに対応して設けられている。つまり、平面視において、第3領域127Hは導電層144Hと重畳する領域である。
図25は、図24に示したトランジスタの回路図である。図25に示すように、トランジスタ20Hはダイオード接続された2つのトランジスタが互いに向かい合うように直列接続されたトランジスタである。ゲート電極200HにON電圧が供給されると、2つのトランジスタは互いにON状態になり、導電層142H、144Hの双方向に電流を流せる通常のトランジスタとして機能する。一方、ゲート電極200HにOFF電圧が供給されると、2つのトランジスタは互いにOFF状態になり、両者はダイオードとして機能する。トランジスタ20Hのゲート電極200HにOFF電圧が供給されると、図26に示すように、トランジスタ20Hは、互いに反対方向を向いたダイオードが直列に接続された回路として機能する。つまり、トランジスタ20Hは、ゲート電極200Hに供給する電圧によってトランジスタの機能とダイオードの機能とを切り替え可能である。図26に示す回路は、例えば静電気等から回路を保護する保護回路として用いることができる。
以上のように、第8実施形態に係るトランジスタ20Hによると、ゲート電極200Hに供給する電圧によって機能の切り替えが可能なトランジスタを提供することができる。
上記のトランジスタ20D、20F、20G、20Hは、LCD、OLEDを利用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置において、各々の表示装置の各画素や駆動回路に用いられる。ただし、上記のトランジスタは、表示装置に用いられるものに限定されず、例えば、MPUなどのICに用いられてもよい。
〈第9実施形態〉
図27を用いて、本発明の第9実施形態に係る論理回路40Jの概要について説明する。なお、以下の実施形態で参照する図面において、上記の実施形態と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
図27に示す論理回路40Jはダイオード10Jおよびトランジスタ20Jを用いたインバータ回路である。ダイオード10Jのソース電極は電源電圧VDDに接続されている。トランジスタ20Jのソース電極はGNDに接続されている。トランジスタ20Jのゲート電極に入力信号VINが供給される。ダイオード10Jおよびトランジスタ20Jのドレイン電極から出力信号VOUTが出力される。ダイオード10Jとして第1~第4実施形態のダイオードを用いることができる。トランジスタ20Jとして一般的なトランジスタが用いられるが、第5~第8実施形態のトランジスタを用いることもできる。
上記の論理回路40Jは、LCD、OLEDを利用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置において、各々の表示装置の各画素や駆動回路に用いられる。ただし、上記の論理回路は、表示装置に用いられるものに限定されず、例えば、MPUなどのICに用いられてもよい。
なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
10:ダイオード、 20D:トランジスタ、 22E:液晶素子、 24E:保持容量、 40J:論理回路、 100:基板、 110:下地層、 120:酸化物半導体層、 121:第1領域、 123:第2領域、 125:低抵抗酸化物半導体層、 127H:第3領域、 130:絶縁層、 131:開口部、 133:開口部、 140:導電層、 142H:導電層、 144H:導電層、 150:絶縁層、 151:開口部、 153B:開口部、 160:導電層、 170:導電層、 200D:ゲート電極、 210D:ゲート絶縁層、

Claims (17)

  1. 第1領域および前記第1領域よりも低抵抗の第2領域を有する半導体層と、
    第1露出部において前記第1領域の前記半導体層を露出し、第2露出部において前記第2領域の前記半導体層を露出し、前記第1露出部および前記第2露出部以外の前記半導体層を覆う第1絶縁層と、
    前記第1露出部において前記半導体層に接続され、平面視において前記第1絶縁層を介して前記第1領域の前記半導体層と重畳する第1導電層と、
    前記第2露出部において前記半導体層に接続された第2導電層と、
    を有し、
    前記第1領域と前記第2領域との境界は、平面視において前記第1導電層のパターン端の一部に沿っているダイオード。
  2. 前記第2導電層は、前記第1導電層とは異なる層に設けられている、請求項に記載のダイオード。
  3. 前記半導体層は、酸化物半導体層である、請求項に記載のダイオード。
  4. 前記第1絶縁層および前記第1導電層の上の第2絶縁層をさらに有し、
    前記第1絶縁層および前記第2絶縁層は、前記第2露出部において前記第2領域の前記半導体層を露出し、
    前記第2導電層は、前記第2絶縁層の上に設けられている、請求項に記載のダイオード。
  5. 平面視において、前記半導体層のパターン端部は、前記第1導電層のパターン端部を囲む、請求項に記載のダイオード。
  6. 前記第2絶縁層は、前記第2露出部の前記半導体層に接する、請求項に記載のダイオード。
  7. 第1領域および前記第1領域よりも低抵抗の第2領域を有する半導体層と、
    第1露出部において前記第1領域の前記半導体層を露出し、第2露出部において前記第2領域の前記半導体層を露出し、前記第1露出部および前記第2露出部以外の前記半導体層を覆う第1絶縁層と、
    前記第1露出部において前記半導体層に接続され、平面視において前記第1絶縁層を介して前記第1領域の前記半導体層と重畳する第1導電層と、
    前記第2露出部において前記半導体層に接続された第2導電層と、
    を有し、
    前記第2領域に対応する領域の前記第1絶縁層の厚さは、前記第1領域に対応する領域の前記第1絶縁層の厚さより小さいダイオード。
  8. 第1領域および前記第1領域よりも低抵抗の第2領域を有する半導体層と、
    第1露出部において前記第1領域の前記半導体層を露出し、第2露出部において前記第2領域の前記半導体層を露出し、前記第1露出部および前記第2露出部以外の前記半導体層を覆う第1絶縁層と、
    前記第1露出部において前記半導体層に接続され、平面視において前記第1絶縁層を介して前記第1領域の前記半導体層と重畳する第1導電層と、
    前記第2露出部において前記半導体層に接続された第2導電層と、
    前記半導体層に対向する、前記半導体層の下の第3導電層と、
    前記半導体層と前記第3導電層との間の第3絶縁層と、
    を有し、
    前記第1領域と前記第2領域との境界は、平面視において前記第1導電層のパターンの一部に沿っているトランジスタ。
  9. 前記第2導電層は、前記第1導電層とは異なる層に設けられている、請求項に記載のトランジスタ。
  10. 前記半導体層は、酸化物半導体層である、請求項に記載のトランジスタ。
  11. 前記第1絶縁層および前記第1導電層の上の第2絶縁層をさらに有し、
    前記第1絶縁層および前記第2絶縁層は、前記第2露出部において前記第2領域の前記半導体層を露出し、
    前記第2導電層は、前記第2絶縁層の上に設けられている、請求項10に記載のトランジスタ。
  12. 平面視において、前記半導体層のパターン端部は、前記第1導電層のパターン端部を囲む、請求項11に記載のトランジスタ。
  13. 平面視において、前記第3導電層は、前記第1露出部から前記第2領域まで連続して前記半導体層と重畳する、請求項11に記載のトランジスタ。
  14. 前記第2絶縁層は、前記第2露出部の前記半導体層に接する、請求項11に記載のトランジスタ。
  15. 第1領域および前記第1領域よりも低抵抗の第2領域を有する半導体層と、
    第1露出部において前記第1領域の前記半導体層を露出し、第2露出部において前記第2領域の前記半導体層を露出し、前記第1露出部および前記第2露出部以外の前記半導体層を覆う第1絶縁層と、
    前記第1露出部において前記半導体層に接続され、平面視において前記第1絶縁層を介して前記第1領域の前記半導体層と重畳する第1導電層と、
    前記第2露出部において前記半導体層に接続された第2導電層と、
    前記半導体層に対向する、前記半導体層の下の第3導電層と、
    前記半導体層と前記第3導電層との間の第3絶縁層と、
    を有し、
    前記第2領域に対応する領域の前記第1絶縁層の厚さは、前記第1領域に対応する領域の前記第1絶縁層の厚さより小さいトランジスタ。
  16. 請求項1乃至のいずれか一に記載の前記ダイオードを有する表示装置。
  17. 請求項乃至15のいずれか一に記載の前記トランジスタを有する表示装置。
JP2017203812A 2017-10-20 2017-10-20 ダイオード、トランジスタ、およびこれらを有する表示装置 Active JP7064309B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2017203812A JP7064309B2 (ja) 2017-10-20 2017-10-20 ダイオード、トランジスタ、およびこれらを有する表示装置
PCT/JP2018/033031 WO2019077901A1 (ja) 2017-10-20 2018-09-06 ダイオード、トランジスタ、およびこれらを有する表示装置
US16/845,289 US11437363B2 (en) 2017-10-20 2020-04-10 Diode, transistor and display device
JP2022070955A JP7360499B2 (ja) 2017-10-20 2022-04-22 半導体装置
US17/881,106 US11887980B2 (en) 2017-10-20 2022-08-04 Diode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017203812A JP7064309B2 (ja) 2017-10-20 2017-10-20 ダイオード、トランジスタ、およびこれらを有する表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022070955A Division JP7360499B2 (ja) 2017-10-20 2022-04-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2019079860A JP2019079860A (ja) 2019-05-23
JP7064309B2 true JP7064309B2 (ja) 2022-05-10

Family

ID=66173337

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017203812A Active JP7064309B2 (ja) 2017-10-20 2017-10-20 ダイオード、トランジスタ、およびこれらを有する表示装置
JP2022070955A Active JP7360499B2 (ja) 2017-10-20 2022-04-22 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022070955A Active JP7360499B2 (ja) 2017-10-20 2022-04-22 半導体装置

Country Status (3)

Country Link
US (2) US11437363B2 (ja)
JP (2) JP7064309B2 (ja)
WO (1) WO2019077901A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7064309B2 (ja) * 2017-10-20 2022-05-10 株式会社ジャパンディスプレイ ダイオード、トランジスタ、およびこれらを有する表示装置
CN114008778A (zh) * 2019-06-28 2022-02-01 株式会社半导体能源研究所 包括高频放大电路的半导体装置、电子构件以及电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220814A (ja) 2006-02-15 2007-08-30 Sanyo Electric Co Ltd 半導体装置
JP2009099887A (ja) 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
WO2010147032A1 (ja) 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
JP2011205081A (ja) 2010-03-05 2011-10-13 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2011142061A1 (ja) 2010-05-14 2011-11-17 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置
US9123587B2 (en) 2012-11-16 2015-09-01 Innolux Corporation Thin-film transistor substrate and display

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011108374A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9728529B2 (en) * 2014-04-14 2017-08-08 Infineon Technologies Dresden Gmbh Semiconductor device with electrostatic discharge protection structure
JP6878173B2 (ja) * 2017-06-26 2021-05-26 株式会社ジャパンディスプレイ 半導体装置
JP7064309B2 (ja) * 2017-10-20 2022-05-10 株式会社ジャパンディスプレイ ダイオード、トランジスタ、およびこれらを有する表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220814A (ja) 2006-02-15 2007-08-30 Sanyo Electric Co Ltd 半導体装置
JP2009099887A (ja) 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
WO2010147032A1 (ja) 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
JP2011205081A (ja) 2010-03-05 2011-10-13 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2011142061A1 (ja) 2010-05-14 2011-11-17 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置
US9123587B2 (en) 2012-11-16 2015-09-01 Innolux Corporation Thin-film transistor substrate and display

Also Published As

Publication number Publication date
US11437363B2 (en) 2022-09-06
JP2019079860A (ja) 2019-05-23
JP2022090058A (ja) 2022-06-16
JP7360499B2 (ja) 2023-10-12
US11887980B2 (en) 2024-01-30
US20200243506A1 (en) 2020-07-30
US20220375924A1 (en) 2022-11-24
WO2019077901A1 (ja) 2019-04-25

Similar Documents

Publication Publication Date Title
US9853059B2 (en) Semiconductor device
US9825060B2 (en) Semiconductor device
JP5584960B2 (ja) 薄膜トランジスタおよび表示装置
CN107527954B (zh) 半导体装置
US7943985B2 (en) Oxide semiconductor thin film transistors and fabrication methods thereof
JP7360499B2 (ja) 半導体装置
JP2007081362A (ja) 透明薄膜トランジスタ及びその製造方法
US20210366945A1 (en) Semiconductor device and method of manufacturing semiconductor device
US9559214B2 (en) Semiconductor device
US10396187B2 (en) Semiconductor device
JP6736430B2 (ja) 半導体装置
CN106469757B (zh) 半导体装置及半导体装置的制造方法
US9653612B2 (en) Semiconductor device
US20240128259A1 (en) Transistor
JP6987188B2 (ja) 半導体装置
JP2019091851A (ja) 半導体装置およびこれを有する表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220422

R150 Certificate of patent or registration of utility model

Ref document number: 7064309

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150