JPH05121652A - 容量の製造方法 - Google Patents
容量の製造方法Info
- Publication number
- JPH05121652A JPH05121652A JP27935891A JP27935891A JPH05121652A JP H05121652 A JPH05121652 A JP H05121652A JP 27935891 A JP27935891 A JP 27935891A JP 27935891 A JP27935891 A JP 27935891A JP H05121652 A JPH05121652 A JP H05121652A
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- Japan
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- film
- oxide film
- polycrystalline silicon
- capacitor
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Abstract
(57)【要約】
【目的】半導体装置に組み込む容量の精度を向上させ
る。 【構成】第１多結晶シリコン膜３を酸化して容量用の酸
化膜４１を形成し、その上に窒化膜５を成長させる。そ
の後、第１多結晶シリコン膜３を電極として用いるため
にイオン注入によりリンを導入して抵抗を下げる。
る。 【構成】第１多結晶シリコン膜３を酸化して容量用の酸
化膜４１を形成し、その上に窒化膜５を成長させる。そ
の後、第１多結晶シリコン膜３を電極として用いるため
にイオン注入によりリンを導入して抵抗を下げる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に組み込む容
量の製造方法に関する。
量の製造方法に関する。
【０００２】
【従来の技術】ある種の半導体装置において、例えばア
ナロク回路を実現するためには、回路内に容量を構成す
る必要がある。容量値は上下の電極の面積、電極間の距
離および電極間の物質の誘電率で決まるのであるから、
容量の精度を上げるためには面積を大きくすれば良い
が、一定の容量値を確保するには、面積を大きくするの
に比例して電極間距離を広げる必要がある。
ナロク回路を実現するためには、回路内に容量を構成す
る必要がある。容量値は上下の電極の面積、電極間の距
離および電極間の物質の誘電率で決まるのであるから、
容量の精度を上げるためには面積を大きくすれば良い
が、一定の容量値を確保するには、面積を大きくするの
に比例して電極間距離を広げる必要がある。
【０００３】図２（ａ）〜（ｄ）は、従来の半導体装置
に組み込む容量の製造方法の一例を示す断面図である。
に組み込む容量の製造方法の一例を示す断面図である。
【０００４】まず図２（ａ）に示すように、シリコン基
板１を熱酸化してフィールド酸化膜２を形成した後、第
１多結晶シリコン膜３を成長し、この第１多結晶シリコ
ン膜３の抵抗を下げるために、不純物としてリンを拡散
する。
板１を熱酸化してフィールド酸化膜２を形成した後、第
１多結晶シリコン膜３を成長し、この第１多結晶シリコ
ン膜３の抵抗を下げるために、不純物としてリンを拡散
する。
【０００５】次に、図２（ｂ）に示すように、フォトリ
ソグラフィおよびエッチング技術を用いて、第１多結晶
シリコン膜３を加工して下部電極３１を形成する。
ソグラフィおよびエッチング技術を用いて、第１多結晶
シリコン膜３を加工して下部電極３１を形成する。
【０００６】続いて、図２（ｃ）に示すように、下部電
極３１を例えば酸素雰囲気中で９００℃，１０分の熱酸
化を行なって容量酸化膜４を例えば３０ｎｍ形成する。
極３１を例えば酸素雰囲気中で９００℃，１０分の熱酸
化を行なって容量酸化膜４を例えば３０ｎｍ形成する。
【０００７】引き続き、図２（ｄ）に示すように、第２
多結晶シリコン膜を成長し、抵抗を下げるために不純物
としてリンを拡散したのちパターニングし、上部電極６
を形成する。
多結晶シリコン膜を成長し、抵抗を下げるために不純物
としてリンを拡散したのちパターニングし、上部電極６
を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
容量の製造方法においては、リン拡散された多結晶シリ
コン膜は、いわゆる増殖酸化が起こるので、わずかな酸
化温度や酸化時間の誤差の他にも、拡散されたリン濃度
にばらつきによっても、出来上りの容量酸化膜の厚さに
は大きな誤差が生じる。たとえば、シート抵抗＝２０Ω
／□のリン拡散を行った多結晶シリコン膜の場合、９０
０℃で１０分の酸化を行うと３０ｎｍの酸化膜が形成す
るが、仮に工程上の誤差で時間が１０分多くなると酸化
膜厚は４４ｎｍとなり、１４ｎｍの誤差が生ずる。従っ
て、従来の製造方法は容量値の制御が困難であるという
問題があった。
容量の製造方法においては、リン拡散された多結晶シリ
コン膜は、いわゆる増殖酸化が起こるので、わずかな酸
化温度や酸化時間の誤差の他にも、拡散されたリン濃度
にばらつきによっても、出来上りの容量酸化膜の厚さに
は大きな誤差が生じる。たとえば、シート抵抗＝２０Ω
／□のリン拡散を行った多結晶シリコン膜の場合、９０
０℃で１０分の酸化を行うと３０ｎｍの酸化膜が形成す
るが、仮に工程上の誤差で時間が１０分多くなると酸化
膜厚は４４ｎｍとなり、１４ｎｍの誤差が生ずる。従っ
て、従来の製造方法は容量値の制御が困難であるという
問題があった。
【０００９】本発明の目的は上述の欠点を解決し、特殊
な装置・プロセスを用いること無く、容量値の精度の向
上した容量の製造方法を提供することにある。
な装置・プロセスを用いること無く、容量値の精度の向
上した容量の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の容量の製造方法
は、シリコン基板にフィールド酸化膜を形成する工程
と、前記フィールド酸化膜上に多結晶シリコン膜を堆積
したのちその表面を熱酸化して酸化膜とする工程と、前
記酸化膜上に窒化膜を形成する工程と、前記酸化膜と前
記窒化膜をかいして前記多結晶シリコン膜にイオン注入
により不純物を導入する工程と、前記酸化膜と前記窒化
膜と不純物が導入された前記多結晶シリコン膜をパター
ニングし多結晶シリコン膜からなる第１電極を形成する
工程と、前記第１電極の側面を酸化したのち前記窒化膜
上に第２電極を形成する工程とを含むものである。
は、シリコン基板にフィールド酸化膜を形成する工程
と、前記フィールド酸化膜上に多結晶シリコン膜を堆積
したのちその表面を熱酸化して酸化膜とする工程と、前
記酸化膜上に窒化膜を形成する工程と、前記酸化膜と前
記窒化膜をかいして前記多結晶シリコン膜にイオン注入
により不純物を導入する工程と、前記酸化膜と前記窒化
膜と不純物が導入された前記多結晶シリコン膜をパター
ニングし多結晶シリコン膜からなる第１電極を形成する
工程と、前記第１電極の側面を酸化したのち前記窒化膜
上に第２電極を形成する工程とを含むものである。
【００１１】
【作用】容量値を決める容量用の酸化膜は、第１電極に
用いる多結晶シリコン膜を熱酸化して形成するが、酸化
時の増殖酸化を防ぐために、多結晶シリコン膜に不純物
を拡散する前に酸化する。その後、電極の抵抗を下げる
ためにイオン注入法により不純物を導入し、さらにその
上に第２電極を形成することにより、精度を向上した容
量を作成することができる。
用いる多結晶シリコン膜を熱酸化して形成するが、酸化
時の増殖酸化を防ぐために、多結晶シリコン膜に不純物
を拡散する前に酸化する。その後、電極の抵抗を下げる
ためにイオン注入法により不純物を導入し、さらにその
上に第２電極を形成することにより、精度を向上した容
量を作成することができる。
【００１２】
【実施例】以下に本発明の実施例について図面を参照し
ながら詳細に説明する。図１（ａ）〜（ｄ）は本発明の
一実施例を工程順に示す半導体チップの断面図である。
ながら詳細に説明する。図１（ａ）〜（ｄ）は本発明の
一実施例を工程順に示す半導体チップの断面図である。
【００１３】まず、図１（ａ）に示すように、シリコン
基板１を熱酸化してフィールド酸化膜２を形成した後、
第１多結晶シリコン膜３を成長する。次で例えば酸素雰
囲気中において９００℃、１３０分の熱酸化を行い、３
０ｎｍの酸化膜４１を形成し、続いてＣＶＤ法により厚
さ１ｎｍの窒化膜５を成長させた後、第１多結晶シリコ
ン膜３中にイオン注入法を用いて、リンを導入する。尚
窒化膜５の厚さは０．５〜２ｎｍが望ましい。
基板１を熱酸化してフィールド酸化膜２を形成した後、
第１多結晶シリコン膜３を成長する。次で例えば酸素雰
囲気中において９００℃、１３０分の熱酸化を行い、３
０ｎｍの酸化膜４１を形成し、続いてＣＶＤ法により厚
さ１ｎｍの窒化膜５を成長させた後、第１多結晶シリコ
ン膜３中にイオン注入法を用いて、リンを導入する。尚
窒化膜５の厚さは０．５〜２ｎｍが望ましい。
【００１４】続いて、図１（ｂ）に示すように、フォト
リソグラフィおよびエッチング技術を用いて、窒化膜
５、酸化膜４１および第１多結晶シリコン膜３を加工し
て多結晶シリコン膜からなる下部電極３１を形成する。
リソグラフィおよびエッチング技術を用いて、窒化膜
５、酸化膜４１および第１多結晶シリコン膜３を加工し
て多結晶シリコン膜からなる下部電極３１を形成する。
【００１５】次に、図１（ｃ）に示すように、熱酸化を
行なって、下部電極３１の側面酸化膜３２を形成する。
行なって、下部電極３１の側面酸化膜３２を形成する。
【００１６】次に図１（ｄ）に示すように、第２多結晶
シリコン膜を成長し、抵抗を下げるためにリン拡散を行
なったのち、フォトリソグラフィおよびエッチング技術
を用いて加工して上部電極６を形成する。
シリコン膜を成長し、抵抗を下げるためにリン拡散を行
なったのち、フォトリソグラフィおよびエッチング技術
を用いて加工して上部電極６を形成する。
【００１７】このようにして製造された容量は、容量絶
縁膜を構成する酸化膜４１が不純物が拡散されていない
第１多結晶シリコン膜３を酸化して形成されるので、リ
ン拡散に起因する濃度むらによって生ずる酸化膜厚のば
らつきが無くなり、また、酸化時間の誤差が例えば１０
分生じたとしても、酸化膜厚の誤差は１ｎｍと低減でき
る。また窒化膜５は薄く、しかも精度良く形成できるの
で、容量絶縁膜を精度良く作成することができる。
縁膜を構成する酸化膜４１が不純物が拡散されていない
第１多結晶シリコン膜３を酸化して形成されるので、リ
ン拡散に起因する濃度むらによって生ずる酸化膜厚のば
らつきが無くなり、また、酸化時間の誤差が例えば１０
分生じたとしても、酸化膜厚の誤差は１ｎｍと低減でき
る。また窒化膜５は薄く、しかも精度良く形成できるの
で、容量絶縁膜を精度良く作成することができる。
【００１８】
【発明の効果】以上詳細に説明したように本発明によれ
ば、容量は、容量絶縁膜を構成する酸化膜を、不純物が
拡散されていない第１多結晶シリコン膜を酸化して形成
するので、リン拡散に起因する濃度むらによって生ずる
酸化膜厚のばらつきが無くなり、また、酸化時間の誤差
が例えば１０分生じたとしても、酸化膜厚の誤差は１ｎ
ｍと低減できるので、精度良く作成することができる。
誤差を百分率で表すと、従来例の場合の約４７％誤差に
対して、実施例では、約３％の誤差に低減されている。
ば、容量は、容量絶縁膜を構成する酸化膜を、不純物が
拡散されていない第１多結晶シリコン膜を酸化して形成
するので、リン拡散に起因する濃度むらによって生ずる
酸化膜厚のばらつきが無くなり、また、酸化時間の誤差
が例えば１０分生じたとしても、酸化膜厚の誤差は１ｎ
ｍと低減できるので、精度良く作成することができる。
誤差を百分率で表すと、従来例の場合の約４７％誤差に
対して、実施例では、約３％の誤差に低減されている。
【００１９】また、容量絶縁膜が酸化膜と窒化膜の２層
構造になっているので、耐圧も高くなり、窒化膜を形成
した後は、他の熱処理工程やエッチング工程等の影響を
受けにくい。
構造になっているので、耐圧も高くなり、窒化膜を形成
した後は、他の熱処理工程やエッチング工程等の影響を
受けにくい。
【００２０】さらには、特殊なプロセスや装置を用いる
ことなく、窒化膜の成長工程を追加させるだけで製造す
ることができるので、製造コストに与える影響が少な
い。
ことなく、窒化膜の成長工程を追加させるだけで製造す
ることができるので、製造コストに与える影響が少な
い。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】従来の容量の製造方法を説明するための半導体
チップの断面図。
チップの断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ 第１多結晶シリコン膜 ４ 容量酸化膜 ５ 窒化膜 ６ 上部電極 ３１ 下部電極 ３２ 側面酸化膜 ４１ 酸化膜
Claims (1)
- 【請求項１】 シリコン基板にフィールド酸化膜を形成
する工程と、前記フィールド酸化膜上に多結晶シリコン
膜を堆積したのちその表面を熱酸化して酸化膜とする工
程と、前記酸化膜上に窒化膜を形成する工程と、前記酸
化膜と前記窒化膜をかいして前記多結晶シリコン膜にイ
オン注入により不純物を導入する工程と、前記酸化膜と
前記窒化膜と不純物が導入された前記多結晶シリコン膜
をパターニングし多結晶シリコン膜からなる第１電極を
形成する工程と、前記第１電極の側面を酸化したのち前
記窒化膜上に第２電極を形成する工程とを含むことを特
徴とする容量の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27935891A JPH05121652A (ja) | 1991-10-25 | 1991-10-25 | 容量の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27935891A JPH05121652A (ja) | 1991-10-25 | 1991-10-25 | 容量の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121652A true JPH05121652A (ja) | 1993-05-18 |
Family
ID=17610060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27935891A Pending JPH05121652A (ja) | 1991-10-25 | 1991-10-25 | 容量の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875925A2 (en) * | 1997-04-30 | 1998-11-04 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors in integrated circuits |
-
1991
- 1991-10-25 JP JP27935891A patent/JPH05121652A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875925A2 (en) * | 1997-04-30 | 1998-11-04 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors in integrated circuits |
| EP0875925A3 (en) * | 1997-04-30 | 2000-12-27 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors in integrated circuits |
| CN1112731C (zh) * | 1997-04-30 | 2003-06-25 | 三星电子株式会社 | 制造用于模拟功能的电容器的方法 |
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