JPS61148865A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の一造方法に係り、例えば１トラン
ジスタ１キャパシタ型ＤＲＡＭセルの形成方法の改善に
関する。

周知のように、■トランジスタ１キャパシタ型メモリセ
ル□は、１ケのトランジスタと１ケのキャパシタとで１
ビツトを構成しており、回路構成が簡単で高集積化に適
しているため、コンピュータのような電子機器に、６４
ＫＤＲＡＭ、　２５６ＫＤＲＡＭなどの高集積メモリと
して広く使用されている。

゛セ゛の□ように簡単な構造のメモリセルではあるが、
製造処理工程はできるだけ少なくすることが望ましく、
垂れはコスト面だけでなく、信頼性や品質面からも要望
されている問題である。

［従来の技術］ 第２４図は□その１トランジスタ１キヤパシタ型メモリ
セルの構造断面図を示しており、１はシリコン□基板、
２゛はゲート絶縁膜、３はゲート電極（ワード線となる
）、４はキャパシタ電極、４′はキャパシタ誘電体膜、
５はＨ酸化シリ°コン（Ｓｉ０２）膜からなる誘電体、
６は反転して電荷がＭ禎される電荷蓄積領域、７はソー
ス領域、８はフィールド絶縁膜、９はビット線の配線で
ある。

このようなメモリセルを形成するには、まず、セル相互
間を分離するためのフィールド絶縁膜８を形成した後、
次いで、第３図（ａ）に示すように、膜厚４０００人程
度０多結晶シリコン膜４を気相成長法で被着し、これを
パターンニングして、キャパシタ電極４に形成する。

次いで、低温の酸化雰囲気中でシリコン基板１と多結晶
シリコン膜４との酸化速度が相異していることを利用し
て、厚い５ｉ０２膜と薄い５ｉ０２膜とを同時に形成す
る。多結晶シリコン膜４上に生成する５ｉ０２膜の膜厚
は、多結晶シリコン膜に含まれる不純物濃度に関係があ
り、高濃度になるほど厚い５ｉｏ２１１１ｉが形成され
る。

上記のように、従来の形成方法においても、膜厚３００
〜５００人の薄い５ｉ０２膜からなるゲート絶縁膜２と
、膜厚１５００〜３０００人の厚（＋’５ｉ０２膜から
なる絶縁膜５とを同時に生成する酸化処理方法が採られ
ており、これはゲート絶縁膜を薄く形成して、スレーシ
ョルド電圧を低下させ、他方で、厚い眉間絶縁膜を形成
して、配線層とキャパシタ電極との間に発生する寄生容
量をできるだけ小さくしようとするものである。

［発明が解決しようとする問題点］ ところで、この同時酸化処理法は、製造工程の簡素化に
有効となっているが、低温で膜形成を行なうため、処理
時間が長くなると云う欠点がある。

本発明は、このような処理工数を減少させて、且つ、両
方の５ｉＯ２１１ｔ’の膜厚差の制御を一層容易にでき
る酸化処理方法を提案するものである。

［問題点を解決するための手段］ その目的は、シリコン基板上に選択的に、多結晶シリコ
ン膜と金属シリサイド膜とを積層した二層構造の電極を
形成し、酸化雰囲気中で酸化処理して、前記シリコン基
板上に薄い二酸化シリコン膜を生成すると同時に、前記
二層構造の電極上に厚い二酸化シリコン膜を生成して、
該電極上の厚い二酸化シリコン膜の膜厚を前記多結晶シ
リコン膜に含まれる不純物量で調整するようにした工程
が含まれる半導体装置の製造方法によって達成できる。

［作用］ 即ち、本発明は比較的高温度の酸化雰囲気中でのみ熱処
理して、上記した従来と同様に、薄い５ｉ０２ｙ４から
なるゲート絶縁膜と、厚い５ｉ０２膜からなるキャパシ
タの誘電体膜５と全同時に形成する。

［実施例］ 以下２図面を参照して実施例によって詳細に説明する。

第１図（ａ）、　（ｂ）は本発明にかかる工程順断面図
を示しており、これは従来工程の第３図（ａｌ、　（ｂ
）に対応する工程順断面図である。

第１図（ａ）に示すように、シリコン基板１、にフィー
ルド絶縁膜８を形成した後、キャパシタ誘電体膜４１を
形成し、その上に膜厚２０００人程度０多結晶シリコン
膜１０を気相成長法によって被着し、その上面に膜厚２
０００人程度０多ングステンシリサイド（ＷＳｉ２）膜
１１をスパッタ法あるいは気相成長法によって被着し、
これをフォトプロセスによって同時にパターンニングす
る。尚、多結晶シリコン膜１０にはＮ型不純物（例えば
、燐）を注入又は拡散して、シート抵抗を２０Ωん　程
度にしてお（。

次いで、第１図（ｂ）に示すように、温度１０００℃の
塩酸ガスを含む酸素気流中で３０分程度酸化処理すると
、シリコン基板ｌ上に膜厚５００人の５ｉ０２膜からな
るゲート絶縁膜１２が生成され、同時に多結晶シリコン
膜１．０とタングステンシリサイド膜１１からなる二層
構造の電極上に膜厚２０００人の５ｉ０２膜からなる絶
縁１１１１３が形成される。

・それは、図のように、恰もタングステンシリサイド膜
１１が多結晶シリコン膜１０を侵食して下方に沈々、そ
の上に５ｉ０２膜１３が形成される状態になる。このよ
うに、従来と同様に膜厚の相異する５ｉ０２膜が形成さ
れるわけは、酸化の容易なタングステンシリサイドＮ＊
１１が存在するためと考えられる。

また、従来と同じく、その５ｉ０２″膜１３の膜厚は多
結晶シリコン膜の不純物量に比例した関係があり、且つ
、同一温度２時間では従来と比べて、生成される両５ｉ
０２膜の膜厚差は一層大きくなる。

かくして、上記の多結晶シリコン膜１０とタングステン
シリサイド膜１１がキャパシタ電極になり、以降はゲー
ト電極、燐シリケートガラス膜、ビット配線を形成して
、第２図のように完成する。

［発明の効果］　　　。

以上の実施例の説明から明白なように、本発明では比較
的高温度の酸化処理を行なうため、処理時間が減少する
。且つ、両５ｔｏ２１１＊の膜厚差を顕著にできるから
、眉間絶縁膜に発生する寄生容量は一層減少し、メモリ
セルの高性能化に役立つ。

従って、本発明によれば酸化処理時間が低減され、且つ
、セルの高性能化・高品質化が図れる利点があるもので
ある。

尚、タングステンシリサイド膜１１の代わりに、モリブ
デンシリサイド膜などの他の金属シリサイド膜を用いて
も良い。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は本発明にかかる一実施例の酸
化処理法の工程順断面図、 第２図は１トランジスタ１キヤパシタ型メモリセルの構
造断面図、 第３図（ａ）、　（ｂ）は従来の一実施例の酸化処理法
の工程順断面図である。 図において、 ｌはシリコン基板、　　　２．１２はゲート絶縁膜、３
はゲート電極、 ４は多結晶シリコン膜、 ４１はキャパシタ誘電体膜、 ５．１３はＳｉ　Ｏ２１ｉｉカラｆＸ　ル絶ＭＦＪ　（
層間絶ｇ膜）８はフィールド絶縁膜、 １０は多結晶シリコン膜、 １１はタングステンシリサイド膜、 を示している。 ａｔｓ 第２図

Claims (2)

【特許請求の範囲】
1. （１）シリコン基板上に選択的に、多結晶シリコン膜と
   金属シリサイド膜とを積層した二層構造の電極を形成し
   、酸化雰囲気中で酸化処理して、前記シリコン基板上に
   薄い二酸化シリコン膜を生成すると同時に、前記二層構
   造の電極上に厚い二酸化シリコン膜を生成して、該電極
   上の厚い二酸化シリコン膜の膜厚を前記多結晶シリコン
   膜に含まれる不純物量で調整するようにした工程が含ま
   れてなることを特徴とする半導体装置の製造方法。
2. （２）上記金属シリサイド膜をタングステンシリサイド
   膜とした工程が含まれてなることを特徴とする特許請求
   の範囲第１項記載の半導体装置の製造方法。