JPS5952879A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、二層ゲート構造を有するＭＯＳトランジスタ
の製造工程に適用して有用な半導体装置の製造方法に関
し、とくに容量低減による動作速度向上と層間絶縁耐圧
の向上をはかるだめのゲート間層間絶縁膜の製造法に甥
する。

従来例の構成とその問題点 ダイナミックメモリーの単位セル構造は第１図の概要断
面図のようになる。すなわち／リコン基板８上にフィー
ルド酸化膜１があり、第１ゲート酸化膜２、第２ゲート
酸化膜５、その上に第１ゲートホリシリコン３、層間絶
縁膜４、さらにその上に第２ゲートポリシリコンロがあ
り、７は討拡散層であるのが普通である。ここで従来は
、層間絶縁膜４を形成する場合、８ｍ！：ＬＯＣＯ３法
（５ｅｌｅｃｔｔｙｅ　０ｘｉｄａｔｉｏｎ　ｏｆ　５
ｉｌｉｏｎ　）と呼ばれる不純物のドープ量の差による
酸化速度差を利用して例えば酸化雰囲気中９００℃の温
度で第２ゲート酸化膜５と同時に形成していた。そして
、この温度、すなわち９　Ｑ　Ｏ’Ｃでは第２ゲート酸
化膜厚が６００人になるのに対し層間絶縁膜厚Ｕ１２０
Ｑ人に形成でき、２倍の酸化速度比がとれていた。

しかしバタン弐法の目安として呼称されるデザインルー
ルの微細化にともない、比例縮小期に従い第１ゲート酸
化膜とともに第２ゲート酸化膜も薄くする必要がある。

たとえば２μｍルールでゲート酸化膜厚を３００〜４０
０人に選ぶと５ＥＬＯａＯＳ法を用いると層間膜厚４は
８Ｑ○人となるが、この厚みでは層間の容量が大きくな
り、デバイスの高速化の障害となり、また絶縁耐圧も低
下してくる。そこで層間絶縁膜と第２ゲート酸化膜を別
々に作る方法が提案された。

その方法を第２図に示す、つまり（１）第１ゲート酸化
膜上に８１３Ｎ　４４’　Ｏ０人を被着し、輸）リンド
ープしたポリシリコンロをその上に蒸着し、フォトエツ
チングする。（３）次に１０００℃酸素雰囲気中でポリ
７リコン４を酸化し、層間絶縁膜４を３０００人形成し
、（４）Ｓｉ、Ｎ４９及び第１ゲート酸化膜２を選択的
に除去し、（５）次に第２ゲート酸化膜を酸化雰囲気中
で４００人形成するというようなものである。層間絶縁
膜は、第２ゲート酸化膜の厚みに関係なく厚くすること
ができるが、１０００℃酸素雰囲気中で酸化すると、リ
ンドープしたポリシリコンのブレーンサイズの成長が、
とくにリン濃度が高いと顕著におこり、表面粗大化に基
因して層間絶縁膜の耐圧不良やピンホールの発生がおこ
り、デバイスの歩留の低下を招いていた。これを解決す
るには酸化温度を下げて、酸化時間を短かくすれば良い
が、温度を下げれば下げるほど第３図に示すようにポリ
シリコンロの側面部分では層間絶縁膜がひさし状に形成
され、第２ゲートポリシリコンを形成する際にその部分
１０でポリシリコン残りが生じて同層間リークを生じた
り、また他に比べてその部分１０は層間絶縁膜が薄いた
め絶縁耐圧の低下を招いていた。

発明の目的 本発明は従来の製造法による二層ゲート構造のＭＯ８集
積回路の層間絶縁膜の限界を考慮してなされたものでデ
バイス寸法の微細化の方向に沿った新規な層間絶縁膜の
形成方法を提供しようとするものである。

発明の構成 本発明は、パターン微細化に供なう必要な膜厚の層間絶
縁膜の形成方法として、Ｓ　ｉ　３　Ｎ　４膜を選択酸
化マスクに用い第２ゲート酸化膜を層間絶縁膜の形成と
は別に行う場合に起るポリシリコン膜側面部での層間絶
縁膜のひさし及びポリシリコン膜のブレーンサイズ成長
に供なう層間絶縁耐圧不良を同時に解決するために低温
でかっ、ひさしの出ない酸化法を、高圧酸化を行なう前
に薄い化学気相蒸着した５ｉ０２をつける工程を導入し
たものである。

Ｓ　ｉ５　Ｎ　４　　上の第１ポリシリコンゲート６の
酸化する際のポリシリコンのブレーンサイズの成長によ
る層間絶縁膜耐圧不良は高圧酸化法により、温度を下げ
て（８００℃）、酸化することにより、ブレーンの成長
は少なくなり良好な層間絶縁膜ができる。しかし第３図
で示したように第１ゲート電極用ポリシリコン層６の側
面１ｏでひさしのようなものができ不良となる。そこで
第１ゲートポリシリコンロ形成後、化学気相蒸着法によ
、！５１４ｏ○℃で５ｉ０２を１５ｏ〜２ｏｏ人堆積さ
せ、その後高圧酸化により第１ゲートポリシリコンを酸
化することにより、ひさしのない、ブレーンの成長の少
ない層間絶縁膜を樽ることができた。

実施例の説明 以下本実施例の説明を第４図に従って行なう、０）たと
えばＰ（１００）、８〜１２Ω−ｃｒｎの基板８にフィ
ールド酸化膜１を８ｏＯＯ人の厚みに選択的に形成し、
その上に第１ゲート酸化膜２を２００人、さらにその上
にＣＶＤ法により５ｉ３Ｎ４９ｉ４００人形成する。（
２）リンをドープしたポリシリコン３を５０ｏＯ人、Ｃ
ＶＤ法により蒸着し、フォトエツチングを行なう。（３
）ポリシリコン３上ＫＧ　Ｖ　Ｄ法［ヨり　５ｉＯ２１
１ｆ２００人を蒸着する。この場合５１０２１１の膜厚
はできるだけ薄い方が好ましい。なぜなら５ｉ５Ｎ４９
上の３１０２１１は次工程の後エツチングされるため、
同時にポリシリコン３上の５ｉ０２４も５ｉ３Ｎ４９上
の５ｉＯ２１１の膜厚分だけは少なくともエツチングさ
れるため、層間絶縁膜４としての膜厚が５ｉ０２１１が
厚くなればなるほど薄くなるからである。たとえば２μ
ｍルールの場合のデバイスの配線容量と、ポリシリコン
３の抵抗（ポリシリコン３は酸化すると抵抗が上る）を
考え合わせると少なくとも層間絶縁膜４は２００ｏÅ以
上は必要である。このことからみて、この５ｉ０２１１
の膜厚は最大でも１０００人までが許容範囲である。こ
の５ｉ０２１１を層間絶縁膜４として介在させることに
よｆ）　５ｉｓｋＱａ　９とポリシリコン３との間にお
いて、従来例で指摘したような、ポリシリコン３の側面
部でのひさしができるのを防ぐことができる。（４）高
圧酸化法によりポリシリコン３を酸化する。この場合、
ポリシリコン３以外は５ｉｓＮ４９でおおわれているた
め、酸化はほとんどされない。条件は温度８００’Ｃ。

圧力８　ｌ（ｇ／　ｃ４、パイロジェニック方式で、３
０分の酸化時間である。これにより層間絶縁膜４．３２
００人が形成される。この場合、従来例のように１００
０°Ｃで酸化したときに生じるようなポリノリコン３の
ブレーンサイズの成長はみられず、したがって、それに
よる層間絶縁耐圧の劣化を招くようなことはない。これ
は高圧酸化を用いるため８００°Ｃという低温で酸化が
短時間でできるためである。この酸化温度は８ｏ○℃力
唖・］圧の血から最適である。なぜならブレーンサイズ
の成長が温度が上るにつれて大きくなり、また温度が低
いほどにブレーンサイズの成長はおさえられるが酸化時
間が長くなりＺまたＳｉＯ２の質（つ−１１密度）の低
下、パイロジェニックの燃焼がおこらないなどの難点が
ともなうからである。（５）次に５ｉ０２１１をＮＨ４
Ｆ　＝ＨＦ　＝５　＝　１　テ除去し、ツいテＳ　ｉ　
５１ｉ　４　。

９をドライエッチにより除去する。この場合５ｉｘＮ４
　の除去はＨ３ＰＯ４１５５℃でもエツチングは可能で
あるが、オーバーエッチにより、層間絶縁膜４でひさし
ができることがあり、ドライエッチによる方が好ましい
。そして次に第１ゲート酸化膜２をＮＨ４Ｆ二ＨＦ：５
：１で除去し、第２ゲート酸化膜４００人を酸化雰囲気
中で形成する。（６）リンドープしたポリシリコンロを
形成してフォトエ　　・ツチし、第２ゲートポリシリコ
ンロとする。次にムＳをイオン注入法により、セルファ
ラインで打ち込み、計拡散層７を形成する。以下は層間
絶縁膜（リンガラス）を蒸着、コンタクトホールをあけ
て、ＡＬ配線し、パッシベーション膜をかぶせて完成す
る。

発明の効果 実施例で説明したように５ｉ３Ｎａ　ｇ上にＣｖＤＳｉ
０２１１を蒸着して、ポリシリコン側面部でのひさしを
なくし、寸だ層間絶縁膜４の形成に高圧酸化法を用い、
酸化の低温化により、ポリシリコン３のブレーンサイズ
の成長をおさえることによって、層間絶縁膜４の耐圧、
ピンホール及び同層間ポリシリコンのリークを防ぐこと
ができ、それにより、パターンの微細化によるゲート酸
化膜厚の減少に対寝することができる。このことがら本
発明はダイナミックメモリーやＣＯＤ、ＢＢＤ等の二層
ゲート構造をもつデバイスの微細化、高性能化に大きく
寄与するものである。

【図面の簡単な説明】

第１図は従来の二層ゲート構造デバイスの模式図、第２
図（１）〜（５）は従来例の製造工程の断面図、第３図
は従来例の問題点を示した断面図、第４図（１）〜（６
）は本発明の実施例の製造工程の断面図である。 １・・・・・・フィールド酸化膜、２・・・・・・第１
ゲート酸化膜、３・・・・・・第１ゲートポリシリコン
、４・・・・・・層間絶縁膜、６・・・・・・第２ゲー
ト酸化膜、６・・・・・・第２ゲートポリシリコン、７
・・・・・・計拡散層、８・・・・・・シリコン基板、
９・川・・Ｓｉ３Ｎ４膜、１ｏ山・・・第１ゲ−トポリ
シリコン側面部のひさし、１１・・・・・・５１０２膜 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
ｒｌＡ 第２図 第２図 第３図 第４図 第４図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の一生面に第１の二酸化シリコンゲー
   ト絶縁膜を形成する工程と、前記第１の二酸化シリコン
   ゲート絶縁膜上に化学気相蒸着により窒化シリコン膜を
   被着する工程と、前記窒化シリコン膜上に不純物を含む
   第１のポリシリコン膜を被着する工程と、前記第１のポ
   リシリコン膜をフォトエツチングによシ、第１のゲート
   電極に形成する工程と、全面に化学気相蒸着により薄い
   二酸化シリコン膜を被着して後高圧酸化雰囲気中で前記
   第１のポリシリコン膜を酸化する工程と、前記第１のゲ
   ート電極部以外の二酸化シリコン、窒化シリコンを除去
   して基板面を露出させる工程と、露出した基板面に第２
   の二酸化シリコンゲート絶縁膜を形成する工程と、前記
   第２のゲート絶縁膜上に不純物を含む第２のポリシリコ
   ン膜を被着する工程と、前記第２のポリシリコン膜をフ
   ォトエツチングにより第２ゲート電極に形成する工程と
   を含むことを特徴とする半導体装置の製造方法。 ？）化学気相蒸着により形成する二酸化シリコン膜の膜
   厚を１０００λ以下とすることを特徴とする特許請求の
   範囲第１項に記載の半導体装置の製造方法。 （＠　高圧酸化雰囲気の酸化温度を８００’Ｃとするこ
   とを特徴とする特許請求の範囲第１項に記載の半導体装
   置の製造方法。