KR100317534B1 - 커패시터 및 그 제조방법 - Google Patents
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Abstract
WACC(Wirebond Attached Chip Capacitor) 제조시, 상부전극을 이루는 폴리실리콘막 패턴과 장벽금속막 간의 리프팅(lifting) 발생을 막을 수 있도록 한 반도체 소자의 커패시터 및 그 제조방법이 개시된다.
이를 구현하기 위하여 본 발명에서는, 유전막을 사이에 두고 그 상단부에는 '제 1 언도프드 폴리실리콘막/도프드 폴리실리콘막/제 2 언도프드 폴리실리콘막' 적층 구조의 폴리실리콘 패턴과 제 1 금속 패턴이 접속되도록 구성된 상부전극이 놓이고, 그 하단부에는 p++형 실리콘 기판에 제 1 금속 패턴과 제 2 금속 패턴이 접속되도록 구성된 하부전극이 놓이는 구조의 커패시터가 제공된다. 이때, 상기 제 1 금속 패턴은 '장벽금속막/알루미늄막'의 적층 구조를 가지도록 형성된다.
그 결과, 장벽금속막이 도프드 폴리실리콘막이 아닌 언도프드 폴리실리콘막과 접촉되도록 소자 구성이 이루어지게 되므로 폴리실리콘막의 도핑 레벨을 기존보다 낮게 가져간 효과를 얻을 수 있게 되어 하부 폴리실리콘막과 상부 장벽금속막 간의 실리사이드막 형성을 보다 원활하게 이룰 수 있게 되고, 이로 인해 상기 막질들 간의 접착력 특성을 향상시킬 수 있게 되므로 리프팅 발생을 막을 수 있게 된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 WACC(Wirebond Attached Chip Capacitor) 제조시 상부전극을 이루는 폴리실리콘 패턴과 장벽금속막 간의 리프팅(lifting) 발생을 막을 수 있도록 한 커패시터 및 그 제조방법에 관한 것이다.
WACC는 메인 칩(main chip) 위에 탑재되어 상기 칩이 안정된 동작을 할 수 있게 끔 도와주는 역할을 하는 소자로서, 상기 메인 칩과는 통상, 칩 상의 패드와 WACC 상의 패드가 와이어 본딩되는 방식으로 연결되어 있다.
상기 WACC는 반도체 뿐만 아니라 다른 전자장치의 전원 공급부 등에서도 널리 응용되고 있는데, 도 1a 내지 도 1d에는 종래 반도체 소자 제조시 널리 사용되어 오던 WACC 제조방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 1a에 도시된 바와 같이, p++형의 실리콘 기판(10) 상에 산화막 재질의 제 1 절연막(12)을 형성하고, 기판(10) 상의 액티브영역이 노출되도록 제 1 절연막(12)을 선택식각한다. 이어, 상부전극 형성부에 위치한 액티브영역의 기판(10)을 소정 두께 선택식각하여 상기 기판(10) 내에 복수의 트랜치(t)를 형성한다.
도 1b에 도시된 바와 같이, 상기 결과물 전면에 ONO(oxide-nitride-oxide) 구조의 유전막(14)을 형성하고, 상기 유전막(14) 상에 '언도프드(undoped) 폴리실리콘막(16a)/도프드(doped) 폴리실리콘막(16b)' 적층 구조의 폴리실리콘막(16)을 형성한다. 이때, 언도프드 폴리실리콘막(16a)은 620℃의 온도에서 500Å의 두께로 형성하고, 도프드 폴리실리콘막(16b)은 540℃의 온도에서 2500Å의 두께로 형성한다. 폴리실리콘막(16)을 언도프드와 도프드의 2층 구조로 가져간 것은 0.25㎛ 이하의 디자인 룰(design rule)을 갖는 반도체 소자 설계시에는 커패시터의 유효 단면적을 늘리기 위하여 통상, 트랜치(t)를 형성하여 커패시터 제조를 이루고 있기 때문에 일반적인 불순물 주입 공정만을 적용해서는 폴리실리콘막(16)의 상단부쪽에 충분한 불순물을 주입하기 어렵기 때문이다.
도 1c에 도시된 바와 같이, 상부전극 형성부를 제외한 나머지 영역의 폴리실리콘막(16)을 제거하여 폴리실리콘 패턴(16')을 형성한다. 이 과정에서 유전막(14)을 구성하는 ONO중 탑 옥사이드(top oxide)가 함께 제거되므로, 식각 공정이 완료되면 상부전극 형성부를 제외한 영역의 유전막(14) 두께가 초기 상태보다 얇아지게 된다. 이어, 폴리실리콘 패턴(16')이 형성되어 있지 않은 부분에 남겨진 잔존 유전막(14)을 제거하고, 후속 증착 막질인 장벽금속막과 액티브영역 간의 오믹 콘택(ohmic contact)을 형성하기 위하여 상기 결과물 상으로 p+형의 불순물을 블랭킷(blanket) 이온주입한다. 그 결과, 폴리실리콘 패턴(16') 일측의 액티브영역의 기판(10) 내에 p+형의 불순물 확산영역(18)이 형성된다.
도 1d에 도시된 바와 같이, 상기 결과물 전면에 장벽금속막을 형성한 후 어닐(anneal) 처리를 실시하고, 그 위에 알루미늄막을 형성한다. 그 결과, '장벽금속막/알루미늄막' 적층 구조의 제 1 금속막이 형성된다. 이때, 상기 장벽금속막은 'Ti/TiN'의 적층 구조로 형성되며, Ti는 150Å의 두께로 형성되고, TiN은 1000Å의 두께로 형성된다. 여기서, 장벽금속막을 이루는 Ti는 어닐 처리시 하부 실리콘(폴리실리콘 패턴과 p++형 실리콘 기판을 총 망라해서 일컬음)과의 반응에 의해 실리사이드막을 형성하여 장벽금속막과 실리콘 간의 접착력을 향상시켜 주는 역할을 담당하고, TiN은 제 1 금속막 증착시 알루미늄막이 실리콘 내로 확산되는 것을 방지하는 역할을 담당한다. 이어, 제 1 절연막(12)의 표면이 소정 부분 노출되도록 제 1 금속막을 선택식각하여 폴리실리콘 패턴(16')과 연결되는 제 1 금속 패턴(20a)과 p+형의 불순물 확산영역(18)과 연결되는 제 1 금속 패턴(20b)을 각각 형성한다. 그후, 제 1 금속 패턴(20a),(20b)을 포함한 제 1 절연막(12) 상에 층간 절연 물질로서 산화막 재질의 제 2 절연막(22)을 형성하고, p+형의 불순물 확산영역(18)에 접속된 제 1 금속 패턴(20b)의 표면이 소정 부분 노출되도록 제 2 절연막(22)을 선택식각하여 비어 홀(h)을 형성한 다음, 상기 비어 홀(h)을 포함한 제 2 절연막(22) 상에 제 2 금속 패턴(24)을 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 도 1d에서 알 수 있듯이 유전막(14)을 사이에 두고, 그 상단부에는 폴리실리콘 패턴(16')과 제 1 금속 패턴(20a)이 접속되도록 구성된 상부전극(Ⅰ)이 놓이고, 그 하단부에는 p++형 기판(10)에 제 1 금속 패턴(20b)과 제 2 금속 패턴(24)이 접속되도록 구성된 하부전극(Ⅱ)이 놓이는 구조의 WACC가 완성된다.
그러나, 상기 구조를 가지도록 WACC를 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
하부 실리콘과 상부 장벽금속막과의 접착력은 어닐 처리시 Ti와 실리콘과의 반응이 얼마만큼 이루어졌는가에 의해 결정된다. 이 반응막(예컨대, 실리사이드막)의 두께는 통상, 하부 실리콘의 도핑 레벨(doping level)에 반비례하는 것으로 알려져 있다. 즉, 하부 실리콘의 불순물 도핑 레벨이 높으면 반응막의 두께가 낮아지게 되고, 하부 실리콘의 불순물 도핑 레벨이 낮으면 반응막의 두께가 높아지게 되는 것이다. 여기서, 하부 실리콘이란 폴리실리콘 패턴(16')과 p++형 기판(10)을 총칭해서 나타낸다.
그러므로, Ti와 실리콘과의 접착력을 향상시키기 위해서는 하부 실리콘의 불순물 도핑 레벨을 낮추어서 반응막의 두께를 어느 일정 수준 이상으로 유지시켜 주어야 한다.
하지만, 상기 공정에 의거하여 WACC를 제조하면 폴리실리콘막이 언도프드,도프드의 이중 구조를 가지므로 그 자체의 표면 도핑 레벨이 높을 뿐 아니라 오믹 콘택 형성을 위하여 추가로 진행되는 p+형 불순물의 블랭킷 이온주입으로 인해 폴리실리콘 패턴(16')의 불순물 도핑 레벨이 더욱 높아지게 되어, 하부 폴리실리콘 패턴(16')과 상부 장벽금속막 간에 실리사이드막 형성이 거의 이루어지지 않게 된다. 그 결과, 접착력이 약해져 상부전극을 이루는 폴리실리콘 패턴(16')으로부터 장벽금속막이 리프팅되는 문제가 발생하게 된다.
이에 본 발명의 목적은, WACC 제조시 상부전극을 이루는 폴리실리콘막을 '언도프드 폴리실리콘막/도프드 폴리실리콘막/언도프드 폴리실리콘막'의 3층 적층 구조로 가져가 주어 장벽금속막과 만나는 폴리실리콘막이 언도프드 막질이 되도록 하므로써, 폴리실리콘막과 장벽금속막 간에 실리사이드막 형성이 잘 되도록 하여 접착력을 강화시키고 리프팅 발생을 막을 수 있도록 한 커패시터를 제공함에 있다.
본 발명의 다른 목적은, 상기 구조의 반도체 소자를 효과적으로 제조할 수 있는 커패시터 제조방법을 제공함에 있다.
도 1a 내지 도 1d는 종래의 WACC 제조방법을 도시한 공정수순도,
도 2a 내지 도 2d는 본 발명에 의한 WACC 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 하부전극과 유전막 및 상부전극으로 구성된 커패시터에 있어서, 상기 상부전극이 '제 1 언도프드 폴리실리콘막/도프드 폴리실리콘막/제 2 언도프드 폴리실리콘막'의 적층 구조로 형성된 것을 특징으로 하는 커패시터가 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 하부전극과 유전막 및 상부전극으로 구성된 커패시터 제조방법에 있어서, 상기 상부전극이 '제 1 언도프드 폴리실리콘막/도프드 폴리실리콘막/제 2 언도프드 폴리실리콘막'의 적층 구조로 형성되는 것을 특징으로 하는 커패시터 제조방법이 제공된다.
이때, 상기 제 1 및 제 2 언도프드 폴리실리콘막은 1000Å 이하의 두께로 형성하는 것이 바람직하고, 도프드 폴리실리콘막은 1800 ~ 2500Å의 두께로 형성하는 것이 바람직하며, 제 2 언도프드 폴리실리콘막은 상기 도프드 폴리실리콘막 형성후 진공의 깸(break)없이 상기 도프드 막질 형성시와 동일한 온도 조건하에서 형성하는 것이 바람직하다.
그리고, 상기 상부전극의 전면에는 '장벽금속막/알루미늄막' 적층 구조의 금속 패턴이 더 구비되도록 소자 설계를 이루는 것이 바람직하다. 이 경우, 상기 장벽금속막으로는 Ti/TiN'의 적층 구조가 사용된다.
상기 구조를 가지도록 WACC를 제조한 결과, 장벽금속막이 도프드 폴리실리콘막이 아닌 언도프드 폴리실리콘막과 접촉되므로, 폴리실리콘막의 도핑 레벨을 기존보다 낮게 가져간 효과를 얻을 수 있게 되어 하부 폴리실리콘막과 상부 장벽금속막 간의 실리사이드막 형성을 보다 원활하게 이룰 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에서 제안된 WACC 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 2a에 도시된 바와 같이, p++형의 실리콘 기판(100) 상에 산화막 재질의 제 1 절연막(102)을 형성하고, 기판(100) 상의 액티브영역이 노출되도록 제 1 절연막(102)을 선택식각한다. 이어, 상부전극 형성부에 위치한 액티브영역의 기판(100)을 소정 두께 선택식각하여 상기 기판(100) 내에 복수의 트랜치(t)를 형성한다. 이와 같이 기판 내에 별도의 트랜치(t)를 더 형성한 것은 커패시터의 유효 단면적을 늘려 주어 동일 CD(critical demension) 내에서 좀더 양호한 특성의 커패시턴스를 확보하기 위함이다.
도 2b에 도시된 바와 같이, 상기 결과물 전면에 ONO 구조의 유전막(104)을 형성하고, 트랜치(t) 내부가 충분히 채워지도록 상기 유전막(104) 상에 '제 1 언도프드 폴리실리콘막(106a)/도프드 폴리실리콘막(106b)/제 2 언도프드 폴리실리콘막(106c)' 적층 구조의 폴리실리콘막(106)을 형성한다. 이때, 제 1 언도프드 폴리실리콘막(106a)은 620℃의 온도에서 1000Å 이하의 두께를 가지도록 형성되고, 도프드 폴리실리콘막(106b)은 540℃의 온도에서 1800 ~ 2500Å의 두께를 가지도록 형성되며, 제 2 언도프드 폴리실리콘막(106c)은 도프드 폴리실리콘막(106b) 형성후 진공의 깸없이 540℃의 온도에서 1000Å 이하의 두께를 가지도록 형성된다. 폴리실리콘막(106)을 제 1 언도프드, 도프드, 제 2 언도프드의 3층 구조로 가져간 것은 후속 금속막(예컨대, 'Ti/TiN' 적층 구조의 장벽금속막) 증착시 장벽금속막을 이루는 Ti와 접촉되는 폴리실리콘막이 언도프드 막질이 되도록 하여 폴리실리콘막의 도핑 레벨을 기존보다 낮게 가져간 효과를 얻기 위함이다.
도 2c에 도시된 바와 같이, 상부전극 형성부를 제외한 나머지 영역의 폴리실리콘막(106)을 제거하여 폴리실리콘 패턴(106')을 형성한다. 이 과정에서 유전막(104)을 구성하는 ONO중 탑 옥사이드가 함께 제거되므로, 식각 공정이 완료되면 상부전극 형성부를 제외한 영역의 유전막(104) 두께가 초기 상태보다 얇아지게 된다. 이어, 폴리실리콘 패턴(106')이 형성되어 있지 않은 부분에 남겨진 잔존 유전막(104)을 제거하고, 후속 증착 막질인 장벽금속막과 액티브영역 간의 오믹 콘택을 형성하기 위하여 상기 결과물 상으로 p+형의 불순물을 블랭킷 이온주입한다. 그 결과, 폴리실리콘 패턴(106') 일측의 액티브영역의 기판(100) 내에 p+형의 불순물 확산영역(108)이 형성된다.
도 2d에 도시된 바와 같이, 상기 결과물 전면에 장벽금속막을 형성한 후 어닐 처리를 실시하고, 그 전면에 알루미늄막을 형성하여 '장벽금속막/알루미늄막' 적층 구조의 제 1 금속막을 형성한다. 이때, 상기 장벽금속막은 'Ti/TiN'의 적층 구조로 형성되며, Ti는 150Å의 두께로 형성되고, TiN은 1000Å의 두께로 형성된다. 여기서, 장벽금속막을 이루는 Ti는 어닐 처리시 하부 실리콘(폴리실리콘 패턴과 p++형 실리콘 기판을 총 망라해서 일컬음)과의 반응에 의해 실리사이드막을 형성하여 장벽금속막과 실리콘 간의 접착력을 향상시켜 주는 역할을 담당하고, TiN은 제 1 금속막 증착시 알루미늄막이 실리콘 내로 확산되는 것을 방지하는 역할을 담당한다. 이어, 제 1 절연막(102)의 표면이 소정 부분 노출되도록 제 1 금속막을 선택식각하여 폴리실리콘 패턴(106')과 연결되는 제 1 금속 패턴(110a)과 p+형의 불순물 확산영역(108)과 연결되는 제 1 금속 패턴(110b)을 각각 형성한다. 그후, 제 1 금속 패턴(110a),(110b)을 포함한 제 1 절연막(102) 상에 층간 절연 물질로서 산화막 재질의 제 2 절연막(112)을 형성하고, p+형 불순물 확산영역(108)에 접속된 제 1 금속 패턴(110b)의 표면이 소정 부분 노출되도록 제 2 절연막(112)을 선택식각하여 비어 홀(h)을 형성한 다음, 상기 비어 홀(h)을 포함한 제 2 절연막(112) 상에 제 2 금속 패턴(114)을 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 도 2d에서 알 수 있듯이 유전막(104)을 사이에 두고, 그 상단부에는 폴리실리콘 패턴(106')과 제 1 금속 패턴(110a) 접속되도록 구성된 상부전극(Ⅰ)이 놓이고, 그 하단부에는 p++형 실리콘 기판(100)에 제 1 금속 패턴(110b)과 제 2 금속 패턴(114)이 접속되도록 구성된 하부전극(Ⅱ)이 놓이는 구조의 WACC가 완성된다.
이때, 상기 폴리실리콘 패턴(106')은 기 언급된 바와 같이 '제 1 언도프드 폴리실리콘막(106a)/도프드 폴리실리콘막(106b)/제 2 언도프드 폴리실리콘막(106c)'의 3층 적층 구조를 가지도록 형성되고, 제 1 금속 패턴(110a),(110b)은 '장벽금속막/알루미늄막'의 적층 구조를 가지도록 형성된다.
이와 같이 WACC를 제조할 경우, 장벽금속막을 이루는 Ti가 제 2 언도프드 폴리실리콘막(106c)과 접촉하도록 소자 구성이 이루어지므로, 폴리실리콘막의 도핑 레벨을 기존보다 낮게 가져간 효과를 얻을 수 있게 되어 하부 폴리실리콘막과 상부 장벽금속막 간의 실리사이드막 형성이 보다 원활하게 이루어지게 된다.
이로 인해, 폴리실리콘 패턴(106')과 장벽금속막 간의 접착력을 강화할 수있게 되므로, 상부전극을 이루는 폴리실리콘 패턴(106')으로부터 장벽금속막이 리프팅되는 것을 막을 수 있게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상부전극을 이루는 폴리실리콘막을 언도프드, 도프드, 언도프드의 3층 적층 구조로 가져가 주어 장벽금속막과 만나는 폴리실리콘막이 언도프드 막질이 되도록 하므로써, 후속 금속막(예컨대, 장벽금속막) 증착시 폴리실리콘막과 장벽금속막(특히, Ti) 간의 실리사이드막 형성을 보다 원활하게 이룰 수 있게 되므로, 폴리실리콘 패턴과 장벽금속막 간의 접착력을 향상시킬 수 있게 되어 이들 막질 간의 리프팅 발생을 막을 수 있게 된다.
Claims (13)
- 하부전극과 유전막 및 상부전극으로 구성된 커패시터에 있어서,상기 상부전극이 '제 1 언도프드 폴리실리콘막/도프드 폴리실리콘막/제 2 언도프드 폴리실리콘막'의 적층 구조로 이루어진 것을 특징으로 하는 커패시터.
- 제 1항에 있어서, 상기 제 1 및 제 2 언도프드 폴리실리콘막은 1000Å 이하의 두께를 갖는 것을 특징으로 하는 커패시터.
- 제 1항에 있어서, 상기 도프드 폴리실리콘막은 1800 ~ 2500Å의 두께를 갖는 것을 특징으로 하는 커패시터.
- 제 1항에 있어서, 상기 상부전극의 전면에 금속 패턴이 더 적층된 것을 특징으로 하는 커패시터.
- 제 4항에 있어서, 상기 금속 패턴은 '장벽금속막/알루미늄막'의 적층 구조로이루어진 것을 특징으로 하는 커패시터.
- 제 5항에 있어서, 상기 장벽금속막은 'Ti/TiN'의 적층 구조를 갖는 것을 특징으로 하는 커패시터.
- 하부전극과 유전막 및 상부전극으로 구성된 커패시터 제조방법에 있어서,상기 상부전극이 '제 1 언도프드 폴리실리콘막/도프드 폴리실리콘막/제 2 언도프드 폴리실리콘막'의 적층 구조로 형성되는 것을 특징으로 하는 커패시터 제조방법.
- 제 7항에 있어서, 상기 제 1 및 제 2 언도프드 폴리실리콘막은 1000Å 이하의 두께로 형성하는 것을 특징으로 하는 커패시터 제조방법.
- 제 7항에 있어서, 상기 도프드 폴리실리콘막은 1800 ~ 2500Å의 두께로 형성하는 것을 특징으로 하는 커패시터 제조방법.
- 제 7항에 있어서, 상기 제 2 언도프드 폴리실리콘막은 상기 도프드 폴리실리콘막 형성후 진공의 깸없이 상기 도프드 막질 형성시와 동일 온도에서 형성하는 것을 특징으로 하는 커패시터 제조방법.
- 제 7항에 있어서, 상기 상부전극의 전면에 금속 패턴을 더 형성하는 것을 특징으로 하는 커패시터 제조방법.
- 제 11항에 있어서, 상기 금속 패턴은 '장벽금속막/알루미늄막'의 적층 구조로 형성하는 것을 특징으로 하는 커패시터 제조방법.
- 제 12항에 있어서, 상기 장벽금속막은 'Ti/TiN'의 적층 구조로 형성하는 것을 특징으로 하는 커패시터 제조방법.
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