JP2022037368A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】容量絶縁膜の耐圧の低下を抑えるとともに印加電圧に応じたトレンチキャパシタの容量の変動を抑えることが可能な半導体装置を提供する。
【解決手段】半導体基板と、半導体基板の１の面から内部に向かって伸長するように形成されたトレンチの内壁表面を覆い且つ内壁表面から連続して半導体基板の１の面に延在するように形成され、不純物がドープされた半導体膜と、半導体膜を挟んで半導体基板と対向する位置に設けられ、半導体基板の１の面に延在する第１の部分と、第１の部分から連続してトレンチを埋めるように延在する第２の部分と、を有する対向電極と、半導体膜と対向電極とを絶縁する絶縁膜と、を有する。
【選択図】図１
【解決手段】半導体基板と、半導体基板の１の面から内部に向かって伸長するように形成されたトレンチの内壁表面を覆い且つ内壁表面から連続して半導体基板の１の面に延在するように形成され、不純物がドープされた半導体膜と、半導体膜を挟んで半導体基板と対向する位置に設けられ、半導体基板の１の面に延在する第１の部分と、第１の部分から連続してトレンチを埋めるように延在する第２の部分と、を有する対向電極と、半導体膜と対向電極とを絶縁する絶縁膜と、を有する。
【選択図】図１
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体製造技術の向上に伴い、回路内の単位面積（単位情報投影面積）当たりにより多く且つ高性能の素子を搭載する高密度化が進んでいる。半導体メモリ等に用いられるキャパシタ素子では、半導体基板に溝形状（トレンチ）を形成し、３次元構造化することによって表面積を大きくし、単位面積当たりの容量密度を上げる手法が知られている（例えば、特許文献１、特許文献２）。
半導体基板の溝形状（トレンチ）の形成には、一般的にドライエッチングの手法が用いられる。ドライエッチングでは、トレンチの側壁は極力平滑になるように工夫される。しかし、側壁の表面は必ずしも完全に平滑な状態ではなく、表面荒れと認識されるレベルの微細な凹凸が発生する場合がある。
こうした微細な凹凸が形成されたトレンチの側壁に、トレンチキャパシタを構成する容量絶縁膜を直接形成した場合、絶縁膜の成膜特性により、微細な凹凸構造の鋭角形状の部分において容量絶縁膜の薄膜化が生じる。薄膜化は、容量絶縁膜の耐圧の低下を引き起こす。また、デバイスの動作時に対向電極に電圧をかけた際には、微細な凹凸構造の鋭角な形状の部分に電界が集中する。このような電界の集中も、容量絶縁膜の耐圧の低下要因になるという問題があった。
また、上記従来技術のように、半導体基板の低不純物濃度領域にそのままトレンチキャパシタを形成した場合、対向電極に印加する電圧によって容量が変動する特性（所謂ＭＯＳキャパシタのＣ－Ｖ特性）が生じてしまう。そこで、このような特性が生じることを防ぐため、トレンチキャパシタの形成領域周辺にイオン注入法等により高不純物濃度領域を形成したり、斜め回転イオン注入によりトレンチ側壁及び底部の表面近傍に高不純物濃度領域を形成したりすることが行われている。しかし、これらの対策方法を用いた場合、トレンチキャパシタの微細化が進み、開口幅が狭くなる、深さが深くなる等によりトレンチのアスペクト比が高くなるにつれて実施が困難になるという問題があった。
本発明は、上記問題点に鑑みてなされたものであり、容量絶縁膜の耐圧の低下を抑えるとともに、印加電圧に応じたトレンチキャパシタの容量の変動を抑えることが可能な半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の１の面から内部に向かって伸長するように形成されたトレンチの内壁表面を覆い且つ前記内壁表面から連続して前記半導体基板の前記１の面に延在するように形成され、不純物がドープされた半導体膜と、前記半導体膜を挟んで前記半導体基板と対向する位置に設けられ、前記半導体基板の前記１の面に延在する第１の部分と、前記第１の部分から連続して前記トレンチを埋めるように延在する第２の部分と、を有する対向電極と、前記半導体膜と前記対向電極とを絶縁する絶縁膜と、を有することを特徴とする。
また、本発明に係る半導体装置の製造方法は、ドライエッチングにより、半導体基板の１の面から内部に向かって伸長するトレンチを形成するステップと、不純物がドープされた半導体膜を、前記トレンチの内壁表面を覆い且つ前記内壁表面から連続して前記半導体基板の前記１の面に延在するように形成するステップと、前記半導体膜の表面に絶縁膜を形成するステップと、前記半導体基板の前記１の面に延在する第１の部分と、前記第１の部分から連続して前記トレンチを埋めるように延在する第２の部分と、を有する対向電極を前記絶縁膜上に形成するステップと、を含むことを特徴とする。
本発明の半導体装置によれば、容量絶縁膜の耐圧の低下を抑えるとともに、トレンチキャパシタの容量の印加電圧に応じた変動を抑えることが可能となる。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本発明の実施例１に係る半導体装置１００の構成を示す断面図である。半導体装置１００は、半導体基板１０及び対向電極１１を含む。半導体基板１０には、トレンチキャパシタＴＣが形成されている。
半導体基板１０は、例えばシリコン（Si）基板から構成されている。半導体基板１０の素子搭載領域を構成する面（以下、１の面と称する）には、ポリシリコン膜１２及び容量絶縁膜１３が形成されている。
半導体基板１０の１の面には、内部に向かって伸長する溝形状の凹部（以下、トレンチＴ１と称する）が形成されている。トレンチＴ１は、表面に形成されたポリシリコン膜１２及び容量絶縁膜１３とともに、トレンチキャパシタＴＣを構成している。
トレンチＴ１は、半導体基板１０に対し、ドライエッチングによってトレンチ加工を行うことにより形成される。トレンチＴ１の側壁の表面には、微細な凹凸部分が形成される。当該凹凸部分は、表面荒れと認識されるレベルの不規則な凹凸構造からなり、鋭角な形状を有する。以下の説明では、かかる微細な凹凸部部分を微細凹凸部と称する。
対向電極１１は、ポリシリコン（Poly-Si）から構成されている。対向電極１１は、容量絶縁膜１３及びポリシリコン膜１２を介して半導体基板１０と対向するように形成されている。対向電極１１は、半導体基板１０の１の面に延在するように形成された平板状の部分（第１の部分）と、当該平板状の部分から連続して半導体基板１０のトレンチを埋めるように半導体基板１０の内部に向かって延在する部分（第２の部分）と、を有する。
ポリシリコン膜１２は、トレンチＴ１の内部の表面（特に、側壁表面）を覆い且つ半導体基板１０の１の面に延在するように形成された半導体膜である。本実施例では、ポリシリコン膜１２は、不純物のドープされたポリシリコン（doped Poly-Si）からなるポリシリコン膜によって構成されている。ポリシリコン膜１２は、トレンチＴ１の内壁を含む半導体基板１０の表面に、ＬＰ－ＣＶＤ法（すなわち、減圧ＣＶＤ法）を用いてポリシリコンを成膜することにより形成される。本実施例では、ＬＰ－ＣＶＤ法によるポリシリコン膜の成膜中に導電性を上げるための不純物を原料ガスに導入することにより、ポリシリコン膜１２は不純物がドープされたポリシリコン膜（doped ポリシリコン膜）として形成される。
容量絶縁膜１３は、対向電極１１とポリシリコン膜１２との間に設けられた絶縁膜である。容量絶縁膜１３は、ポリシリコン膜１２の表面に形成され、トレンチＴ１の内部の表面を覆い且つ半導体基板１０の１の面に延在するように形成されている。容量絶縁膜１３は、例えば窒化シリコン（SiN）膜等の絶縁膜から構成されており、例えばＬＰ－ＣＶＤ法によって、ポリシリコン膜１２の表面に直接ＳｉＮを成膜することにより形成される。
半導体基板１０の１の面には、コンタクトＣＴ１が設けられている。コンタクトＣＴ１は、電圧の印加を受ける基板側のコンタクトであり、ポリシリコン膜１２を介して半導体基板１０に接続されている。
対向電極１１の平板状の部分の表面（半導体基板１０と対向する面とは反対側の面）には、コンタクトＣＴ２が設けられている。コンタクトＣＴ２は、電圧の印加を受ける電極側のコンタクトであり、対向電極１１に接続されている。コンタクトＣＴ１及びＣＴ２は、例えばタングステン等の導電体から構成されている。
図２は、図１の破線で囲まれた部分Ａ１を拡大して示す図である。ここでは、半導体基板１０のハッチングを省略している。
上記の通り、ドライエッチングにより形成されたトレンチＴ１の側壁には、微細凹凸部が形成されている。微細凹凸部は、例えば図２に示すように、トレンチＴ１の側壁表面において半導体基板１０側に凹んだ形状の部分（凹部形状ＣＳと称する）や尖頭形状の部分（尖頭形状ＰＳと称する）を含む。本実施例では、凹部形状ＣＳは、ポリシリコン膜１２及び容量絶縁膜１３の膜厚よりも大きい、ある程度のサイズを有する。先頭形状ＰＳは、ポリシリコン膜１２の膜厚よりも小さいサイズを有する。
ポリシリコン膜１２は、ＬＰ－ＣＶＤによる成膜特性から、微細凹凸部の凹凸形状に沿ってトレンチＴ１の側壁表面を覆うように形成される。例えば、凹部形状ＣＳでは、凹凸形状に沿ってポリシリコン膜１２が形成され、さらにその上に容量絶縁膜１３が形成される。一方、尖頭形状ＰＳでは、半導体基板１０側に凹んだ尖頭形状の凹部を埋めるようにポリシリコン膜１２が形成される。これにより、トレンチＴ１の側壁部分の表面が平滑化されている。
次に、本実施例の半導体装置１００の製造方法について、図３のフローチャートを参照して説明する。
まず、半導体基板１０にドライエッチングを行い、トレンチを形成する（ＳＴＥＰ１０１）。これにより、トレンチＴ１が形成される。
次に、トレンチの内壁を含む半導体基板１０の表面に、不純物を導入しつつＬＰ－ＣＶＤ法によってポリシリコンを成膜する（ＳＴＥＰ１０２）。これにより、不純物がドープされたポリシリコン膜であるポリシリコン膜１２が形成される。
次に、ＬＰ－ＣＶＤ法により、ポリシリコン膜１２の表面に窒化シリコン膜（ＳｉＮ）を形成する（ＳＴＥＰ１０３）。その際、コンタクトＣＴ１の形成位置においてポリシリコン膜１２の一部がウェハ表面に露出するようにパターニングを行った上で、窒化シリコン膜を形成する。これにより、容量絶縁膜１３が形成される。
次に、トレンチＴ１の内部を埋め、且つ半導体基板１０の１の面に延在するように、容量絶縁膜１３の表面にポリシリコン層を形成する。これにより、ポリシリコンからなる対向電極１１が形成される（ＳＴＥＰ１０４）。
次に、ウェハ表面に露出したポリシリコン膜１２の表面及び対向電極１１の表面にコンタクトホールを形成し、タングステン等の導電体によって当該コンタクトホールを埋める。これにより、コンタクトＣＴ１及びＣＴ２が形成される（ＳＴＥＰ１０５）。
以上のような工程を経て、本実施例の半導体装置１００が製造される。
本実施例の半導体装置１００では、トレンチＴ１の側壁部分の表面にポリシリコン膜１２が形成され、さらにその上に容量絶縁膜１３が形成されている。このため、本実施例の半導体装置１００は、同様のポリシリコン膜が形成されていない場合と比べて、トレンチキャパシタＴＣにおける容量絶縁膜１３の耐圧が高い。
ポリシリコン膜が形成されておらず、トレンチの側壁表面に容量絶縁膜が直接形成されている場合、トレンチの側壁表面の微細凹凸部における鋭角な形状の部分（例えば、図２に示す凹部形状ＣＳの屈曲した部分の先端付近）において、容量絶縁膜が部分的に薄膜化する。また、コンタクトを介して対向電極に電圧を印加した際、微細凹凸部における鋭角な形状の部分に電界が集中する。本実施例のようなポリシリコン膜が形成されていない場合、かかる容量絶縁膜の部分的な薄膜化及び電圧印加時の鋭角部分への電界集中により、容量絶縁膜の耐圧が低下する。
これに対し、本実施例の半導体装置１００では、トレンチＴ１の微細凹凸部の凹部形状ＣＳにおける鋭角な形状の部分を覆うように、ポリシリコン膜１２が形成されている。また、微細凹凸部の尖頭形状ＰＳは、ポリシリコン膜１２の膜厚よりも小さいため、ポリシリコン膜１２に埋め込まれ、平滑化される。
容量絶縁膜１３は、このようなポリシリコン膜１２の表面に形成されており、トレンチＴ１の側壁表面には直接形成されていない。このため、容量絶縁膜１３の部分的な薄膜化は生じず、電圧印加時における電界集中が発生しない。
また、本実施例では、不純物のドープされたポリシリコン膜１２の表面に容量絶縁膜１３を形成している。仮に本実施例とは異なり、ノンドープのポリシリコン膜をポリシリコン膜１２の代わりに用いた場合、対向電極１１への電圧印加時に、印加電圧の値に応じてトレンチキャパシタの容量が変動する特性（所謂ＭＯＳキャパシタのＣ－Ｖ特性）が生じてしまう。
しかし、本実施例の半導体装置１００では、ノンドープのポリシリコン膜ではなく不純物のドープされたポリシリコン膜１２を用いているため、対向電極１１への電圧印加時におけるトレンチキャパシタＴＣは、ＭＯＳキャパシタとしては、印加電圧によらず電荷蓄積側動作となる。すなわち、本実施例のトレンチキャパシタＴＣでは、対向電極１１に印加する電圧によらず、概ね一定の容量特性が得られる。
以上のように、本実施例の半導体装置１００によれば、容量絶縁膜１３の薄膜化や電圧印加時の電界集中に起因する容量絶縁膜１３の耐圧低下が生じない。また、本実施例の半導体装置１００によれば、印加電圧に応じたトレンチキャパシタＴＣの容量の変動特性が生じない。
したがって、本実施例の半導体装置１００によれば、容量絶縁膜の耐圧の低下を抑えるとともに、トレンチキャパシタの容量の印加電圧に応じた変動を抑えることが可能となる。
次に、本発明の実施例２について説明する。図４は、本発明の実施例２に係る半導体装置２００の構成を示す断面図である。
本実施例の半導体装置２００では、ポリシリコン膜１４が、トレンチＴ１の側壁を含む半導体基板１０の表面に不純物がドープされた第１のポリシリコン膜及びノンドープの第２のポリシリコン膜を順次形成し、熱アニール処理を施して第１のポリシリコン膜中の不純物を第２のポリシリコン膜に固相拡散させることにより形成されている。このため、本実施例のポリシリコン膜１４は、実施例１のポリシリコン膜１２よりも厚く（例えば、約２倍の厚さに）形成されている。
図５は、熱アニール処理を行う前の状態におけるトレンチＴ１の一部（図４の破線で囲まれた部分Ａ１）を拡大して示す断面図である。
トレンチ内部における半導体基板１０の表面には、不純物がドープされた第１のポリシリコン膜１５が形成されている。さらに、第１のポリシリコン膜１５の表面にはノンドープのポリシリコン膜である第２のポリシリコン膜１６が形成され、第２のポリシリコン膜１６の表面には容量絶縁膜１３が形成されている。
図６は、熱アニール処理を行った後の状態におけるトレンチＴ１の一部（図４の破線で囲まれた部分Ａ１）を拡大して示す断面図である。
図５においては熱アニール処理によって第１のポリシリコン膜１５中の不純物が第２のポリシリコン膜１６に固相拡散し、ノンドープポリシリコン／ドープトポリシリコンの２層構造の膜全体が、ドープトポリシリコン化している。このため、図６に示すように、半導体基板１０の表面には不純物がドープされたポリシリコン膜１４が２層分の膜厚に形成され、その表面に容量絶縁膜１３が形成された状態となっている。
次に、本実施例の半導体装置２００の製造方法について、図７のフローチャートを参照して説明する。
まず、半導体基板１０にドライエッチングを行い、トレンチを形成する（ＳＴＥＰ２０１）。これにより、トレンチＴ１が形成される。
次に、トレンチの内壁を含む半導体基板１０の表面に、不純物を導入しつつＬＰ－ＣＶＤ法によってポリシリコンを成膜する（ＳＴＥＰ２０２）。これにより、不純物がドープされたポリシリコン膜である第１のポリシリコン膜１５が形成される。
次に、ＬＰ－ＣＶＤ法により、第１のポリシリコン膜１５の表面にさらにポリシリコンを成膜する（ＳＴＥＰ２０３）。その際、ＳＴＥＰ２０２とは異なり、不純物の導入は行わない。これにより、ノンドープのポリシリコン膜である第２のポリシリコン膜１６が形成される。
次に、ＬＰ－ＣＶＤ法により、第２のポリシリコン膜１６の表面に窒化シリコン膜（ＳｉＮ）を形成する（ＳＴＥＰ２０４）。これにより、容量絶縁膜１３が形成される。
次に、不純物がドープされた第１のポリシリコン膜１５、ノンドープの第２のポリシリコン膜１６、及び容量絶縁膜１３が表面に順次形成された半導体基板１０に対し、熱アニール処理を行う（ＳＴＥＰ２０５）。これにより、第１のポリシリコン膜１５中の不純物が第２のポリシリコン膜１６に固相拡散し、第１のポリシリコン膜１５及び第２のポリシリコン膜１６が、いずれも不純物のドープされたポリシリコン膜となる。すなわち、ノンドープのポリシリコン及びドープトポリシリコン（不純物がドープされたポリシリコン）の２層構造の膜全体が、ドープトポリシリコン化してポリシリコン膜１４となる。
次に、トレンチＴ１の内部を埋め、且つ半導体基板１０の１の面に延在するように、容量絶縁膜１３の表面にポリシリコン層を形成する。これにより、ポリシリコンからなる対向電極１１が形成される（ＳＴＥＰ２０６）。
次に、ウェハ表面に露出したポリシリコン膜１４の表面及び対向電極１１の表面にコンタクトホールを形成し、タングステン等の導電体によって当該コンタクトホールを埋める。これにより、コンタクトＣＴ１及びＣＴ２が形成される（ＳＴＥＰ２０７）。
以上のような工程を経て、本実施例の半導体装置２００が製造される。
本実施例では、不純物がドープされた第１のポリシリコン膜１５及びノンドープの第２のポリシリコン膜１６を順次形成し、ノンドープのポリシリコン膜１６の表面に容量絶縁膜１３を形成している。そして、その後、２層のポリシリコン膜全体が不純物のドープされたポリシリコン膜となるように、熱アニール処理を行っている。すなわち、容量絶縁膜１３を形成する段階では、その下地表面はノンドープのポリシリコン膜である第２のポリシリコン膜１６となっている。
本実施例とは異なり、不純物がドープされたポリシリコン膜の表面に容量絶縁膜を直接形成すると、ポリシリコン膜の表面に不純物原子が出ている箇所において、局所的に容量絶縁膜の成膜特性が影響を受ける可能性がある。その結果、場合によっては容量絶縁膜の膜質が低下し、耐圧が低下する可能性がある。
しかし、本実施例の製造方法によれば、容量絶縁膜１３の形成時にはその下地表面はノンドープの第２のポリシリコン膜１６であるため、当該下地表面には不純物原子が出ていない。このため、不純物原子の影響による容量絶縁膜１３の膜質の低下を避けることができる。
また、本実施例では、熱アニール処理によってノンドープの第２のポリシリコン膜１６を不純物のドープされたポリシリコン膜１４に変化させている。仮に熱アニール処理を行わず、容量絶縁膜１３がノンドープのポリシリコン膜上に形成された状態のままだったとすると、対向電極１１への電圧印加時に、電圧によって容量が変動する特性（所謂ＭＯＳキャパシタのＣ－Ｖ特性）が生じてしまう。
しかし、本実施例の半導体装置２００では、熱アニール処理によりノンドープの第２のポリシリコン膜１６を不純物のドープされたポリシリコン膜１４に変化させている。このため、対向電極１１への電圧印加時におけるトレンチキャパシタＴＣは、ＭＯＳキャパシタとしては、印加電圧によらず電荷蓄積側動作となる。すなわち、本実施例のトレンチキャパシタＴＣでは、対向電極１１に印加する電圧によらず、概ね一定の容量特性が得られる。
なお、本発明は上記実施例で示したものに限られない。例えば、上記の各実施例では、ポリシリコンを用いて対向電極１１を形成する場合を例として説明した。しかし、これに限られず、ポリシリコン以外の導電性を有する他の材料からなる導電層を用いて対向電極１１を構成してもよい。
また、上記の各実施例では、トレンチの凹凸構造における鋭角な形状の部分を覆うための半導体膜として、ポリシリコン膜を用いる場合について説明した。しかし、これに限られず、ポリシリコン膜以外の半導体膜を用いても良い。
また、上記実施例では、ドライエッチングによりトレンチを形成する場合を例として説明したが、ドライエッチングの具体的な方法については特に限定されない。例えば、ボッシュエッチの技術を用いてトレンチを形成してもよい。
１００、２００ 半導体装置
１０ 半導体基板
１１ 対向電極
１２、１４ ポリシリコン膜
１３ 容量絶縁膜
１５ 第１のポリシリコン膜
１６ 第２のポリシリコン膜
１０ 半導体基板
１１ 対向電極
１２、１４ ポリシリコン膜
１３ 容量絶縁膜
１５ 第１のポリシリコン膜
１６ 第２のポリシリコン膜
Claims (7)
- 半導体基板と、
前記半導体基板の１の面から内部に向かって伸長するように形成されたトレンチの内壁表面を覆い且つ前記内壁表面から連続して前記半導体基板の前記１の面に延在するように形成され、不純物がドープされた半導体膜と、
前記半導体膜を挟んで前記半導体基板と対向する位置に設けられ、前記半導体基板の前記１の面に延在する第１の部分と、前記第１の部分から連続して前記トレンチを埋めるように延在する第２の部分と、を有する対向電極と、
前記半導体膜と前記対向電極とを絶縁する絶縁膜と、
を有することを特徴とする半導体装置。 - 前記半導体膜は、減圧ＣＶＤ法を用いて形成されたポリシリコン膜であることを特徴とする請求項１に記載の半導体装置。
- 前記半導体膜は、不純物がドープされた第１のポリシリコン膜とノンドープの第２のポリシリコン膜とを前記トレンチの内壁表面に順に形成したものに熱アニール処理を行って形成されていることを特徴とする請求項１又は２に記載の半導体装置。
- 前記トレンチは、ドライエッチングによって形成されていることを特徴とする請求項１乃至３のいずれか１に記載の半導体装置。
- ドライエッチングにより、半導体基板の１の面から内部に向かって伸長するトレンチを形成するステップと、
不純物がドープされた半導体膜を、前記トレンチの内壁表面を覆い且つ前記内壁表面から連続して前記半導体基板の前記１の面に延在するように形成するステップと、
前記半導体膜の表面に絶縁膜を形成するステップと、
前記半導体基板の前記１の面に延在する第１の部分と、前記第１の部分から連続して前記トレンチを埋めるように延在する第２の部分と、を有する対向電極を前記絶縁膜上に形成するステップと、
を含むことを特徴とする半導体装置の製造方法。 - 前記絶縁膜を形成するステップの後、熱アニール処理を実行するステップをさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記半導体膜を形成するステップは、
不純物がドープされた第１のポリシリコン膜を形成する第１のステップと、
前記第１のポリシリコン膜の表面にノンドープの第２のポリシリコン膜を形成する第２のステップと、
を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
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