KR20190010805A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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KR20190010805A
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Abstract

기판의 활성 영역들을 정의하는 소자 분리막, 및 상기 활성 영역들과 교차하고 상기 기판의 트렌치 내에 매립되는 게이트 라인들을 포함하는 반도체 메모리 소자를 제공하되, 상기 게이트 라인들은 하부 전극 구조체 및 상기 하부 전극 구조체 상의 상부 전극 구조체를 포함하고, 상기 상부 전극 구조체는 상기 트렌치의 측벽을 덮고, 일함수 조절 원소를 포함하는 소스막, 상기 소스막 상에서 상기 트렌치의 잔부를 채우는 도전층, 및 상기 소스막 및 상기 도전층 사이에 배치되는 일함수 조절막을 포함하고, 상기 일함수 조절막은 상기 소스막과 다른 물질로 이루어지되, 상기 일함수 조절 원소가 도핑되어 있을 수 있다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method of forming the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 매립 게이트 라인들을 포함하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 기판의 활성 영역들을 정의하는 소자 분리막, 및 상기 활성 영역들과 교차하고 상기 기판의 트렌치 내에 매립되는 게이트 라인들을 포함할 수 있다. 상기 게이트 라인들은 하부 전극 구조체 및 상기 하부 전극 구조체 상의 상부 전극 구조체를 포함할 수 있다. 상기 상부 전극 구조체는 상기 트렌치의 측벽을 덮고, 일함수 조절 원소를 포함하는 소스막, 상기 소스막 상에서 상기 트렌치의 잔부를 채우는 도전층, 및 상기 소스막 및 상기 도전층 사이에 배치되는 일함수 조절막을 포함할 수 있다. 상기 일함수 조절막은 상기 소스막과 다른 물질로 이루어지되, 상기 일함수 조절 원소가 도핑되어 있을 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제 1 방향을 따라 배열된 활성 영역들을 정의하는 소자 분리막을 포함하는 기판, 상기 기판 상부의 트렌치 내에 매립되고 상기 제 1 방향에 교차하는 제 2 방향으로 상기 활성 영역들을 가로질러 제 1 불순물 영역들과 제 2 불순물 영역들로 분리하는 게이트 라인들, 및 상기 게이트 라인들 상에 배치되고, 상기 제 1 방향 및 상기 제 2 방향에 모두 교차하는 제3 방향을 따라 연장되어 상기 게이트 라인들과 교차하는 비트 라인을 포함할 수 있다. 상기 게이트 라인들 각각은 상기 트렌치의 바닥면 및 측벽을 따라 형성되는 제 1 확산막 및 제 2 확산막, 상기 제 1 확산막 및 상기 제 2 확산막의 사이에 배치되는 일함수 조절막, 및 상기 제 2 확산막 상의 도전층을 포함할 수 있다. 상기 제 1 확산막, 상기 제 2 확산막 및 상기 일함수 조절막은 금속 질화물을 포함할 수 있다. 상기 일함수 조절막은 상기 금속 질화물의 금속 원소와는 다른 일함수 조절 원소가 도핑되어 있을 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 및 상기 활성 영역들과 교차하고 상기 기판 내에 매립되는 게이트 라인들을 형성하는 것을 포함할 수 있다. 상기 게이트 라인들을 형성하는 것은 상기 기판에 상기 활성 영역들과 교차하는 트렌치를 형성하는 것, 상기 트렌치의 하부를 채우는 하부 전극 구조체를 형성하는 것, 상기 트렌치의 측벽 및 바닥면 상에 소스막 및 제 1 확산막을 순차적으로 도포하는 것, 상기 소스막은 일함수 조절 원소를 포함하고, 상기 제 1 확산막 상에 도전층을 채우는 것, 및 상기 소스막으로부터 상기 제 1 확산막의 적어도 일부 내로 상기 일함수 조절 원소를 확산시켜 상기 제 1 확산막보다 낮은 일함수를 갖는 일함수 조절막을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 게이트 라인들로부터 불순물 주입영역들으로 누설 전류(Gate induced Drain Leakage Current;GIDL)가 감소할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 하부 전극 구조체에서는 일함수가 감소하지 않아 문턱전압을 높게 유지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 2a 및 도 2b은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로, 도 2a의 A영역에 해당한다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로, 도 6a의 A영역에 해당한다.
도 9a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다.
도 9b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면에 해당한다.
12c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면으로, 각각 도 12a의 A영역에 해당한다.
도 13c 및 도 13d는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 13a의 A영역에 해당한다.
도 16a 내지 도 18a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다.
도 16b 내지 도 18b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면에 해당한다.
도 16c 및 17c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 16의 A영역 및 17의 A영역에 해당한다.
도면들 참조하여 본 발명의 개념에 따른 반도체 메모리 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 2a 및 도 2b은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면들이다. 도 2a는 각각 도 1의 Ⅰ-Ⅰ'선에 따른 단면이고, 도 2b는 Ⅱ-Ⅱ'선에 따른 단면에 해당한다. 도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들이다. 도 3 내지 도 5 는 도 2a의 A영역에 해당한다.
도 1, 도 2a 및 도 2b를 참조하여, 기판(100)에 소자 분리막(101)이 배치되어 활성 영역들(105)이 정의될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 예를 들어, 반도체 기판은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 활성 영역들(105)은 평면적으로 바(bar) 형태를 가지고, 제 1 방향(X)과 제 1 방향(X)에 교차하는 제 2 방향(Y) 모두에 교차하는 제 3 방향(S)으로 장축이 배치될 수 있다. 제 4 방향(Z)은 제 1 내지 제 3 방향들(X, Y, S) 모두에 대하여 수직한 방향이다. 도 2a의 단면은 Z-S 단면을 나타내고, 도 2b의 단면은 Z-Y 단면을 나타낸다.
기판(100) 내에는 평면적으로 활성 영역들(105)과 교차하는 복수 개의 게이트 라인들(200)이 배치될 수 있다. 게이트 라인들(200)은 워드 라인일 수 있다. 게이트 라인들(200)은 제 2 방향(Y)으로 연장되고, 제 1 방향(X)에 나란하게 배치될 수 있다. 게이트 라인들(200)은 기판(100) 내에 매립된 매립(buried) 게이트 라인들일 수 있다. 예를 들어, 게이트 라인들(200)은 활성 영역들(105)과 교차하여 연장되는 기판(100)의 트렌치(120) 내에 배치될 수 있다. 게이트 라인들(200)은 하부 전극 구조체(G1) 및 상부 전극 구조체(G2)을 포함할 수 있다. 하부 전극 구조체(G1)의 일함수(work function)는 상부 전극 구조체(G2)의 일함수보다 높을 수 있다.
도 2a, 도 2b 및 3을 함께 참조하여, 하부 전극 구조체(G1)은 트렌치(120)의 하부에 배치될 수 있다. 하부 전극 구조체(G1)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘(Si), 도핑된 게르마늄(Ge) 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 이때, 하부 전극 구조체(G1)은 상부 전극 구조체(G2)보다 낮은 비저항의 금속을 포함할 수 있다.
상부 전극 구조체(G2)는 하부 전극 구조체(G1) 상에 배치되어, 트렌치(120)의 일부를 채울 수 있다. 이때, 상부 전극 구조체(G2)의 상부면은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있다. 상부 전극 구조체(G2)는 소스막(220), 일함수 조절막(235), 및 도전층(250)을 포함할 수 있다.
소스막(220)은 기판(100)의 트렌치(120)의 일부를 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 소스막(220)은 트렌치(120)의 측벽의 일부 및 바닥면(예를 들어, 하부 전극 구조체(G1)의 상면)을 덮을 수 있다. 소스막(220)의 단면은 U자 형태일 수 있다. 소스막(220)은 일함수 조절 원소 또는 상기 일함수 조절 원소의 화합물(일 예로, 산화물 또는 질화물)로 이루어질 수 있다. 여기서, 상기한 일함수 조절 원소는 금속 또는 금속 질화물의 일함수를 변경시킬 수 있는 원소로 정의된다. 일 예로, 일함수 조절 원소는 란타늄(La), 스트론튬(Sr), 안티모니(Sb), 이트륨(Y), 알루미늄(Al), 탄탈륨(Ta), 하프늄(Hf), 이리듐(Ir), 지르코늄(Zr) 또는 마그네슘(Mg)과 같은 금속을 포함할 수 있다. 그러나, 일함수 조절 원소가 이에 한정되는 것은 아니다. 도시된 바와는 다르게, 소스막(220)은 트렌치(120)의 바닥면을 노출시킬 수 있다. 이하에서는, 소스막(220)이 트렌치(120)의 바닥면을 덮는 것을 기준으로 설명한다.
일함수 조절막(235)이 소스막(220) 상에 배치될 수 있다. 일함수 조절막(235)은 소스막(220)의 내벽을 컨포멀하게 덮을 수 있다. 일함수 조절막(235)의 단면은 U자 형태일 수 있다. 일함수 조절막(235)은 상기 일함수 조절 원소가 도핑된 금속 물질, 또는 상기 일함수 조절 원소가 도핑된 상기 금속 물질의 질화물로 이루어질 수 있다. 상기 금속 물질은 상기 일함수 조절 원소와 다른 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 물질은 티타늄(Ti) 또는 텅스텐(W)과 같은 금속 원소를 포함할 수 있다. 상기 일함수 조절 원소가 도핑된 일함수 조절막(235)은 일함수 조절 원소가 도핑되지 않은 경우보다 일함수가 낮을 수 있다. 일함수 조절막(235)은 하부 전극 구조체(G1)보다 낮은 일함수를 가질 수 있다.
도전층(250)이 일함수 조절막(235) 상에 배치될 수 있다. 도전층(250)은 일함수 조절막(235) 상에서 트렌치(120)를 부분적으로 갭필(gap fill)할 수 있다. 예를 들어, 도전층(250)은 일함수 조절막(235)의 내측을 채울 수 있다. 도전층(250)은 일함수 조절막(235)에 의해 소스막(220)과 이격될 수 있다. 도전층(250)의 저항은 일함수 조절막(235)의 저항보다 낮을 수 있다. 도전층(250)은 저저항의 물질을 포함할 수 있다. 예를 들어, 도전층(250)은 텅스텐(W), 티타늄(Ti), 또는 탄탈륨(Ta)과 같은 금속, 또는 턴스텐 질화물(WN)과 같은 도전성 금속 질화물을 포함할 수 있다. 도전층(250)의 일함수는 일함수 조절막(235)의 일함수보다 높을 수 있다.
여기서, 소스막(220)의 상면, 일함수 조절막(235)의 상면, 및 도전층(250)의 상면은 동일한 레벨에 형성될 수 있다. 소스막(220)의 상면, 일함수 조절막(235)의 상면, 및 도전층(250)의 상면은 기판(100)의 상면보다 낮은 레벨에 형성될 수 있다.
게이트 라인들(200)과 활성 영역들(105) 사이에 게이트 절연 패턴들(210)이 개재될 수 있고, 게이트 라인들(200)과 소자 분리막(101) 사이에도 게이트 절연 패턴들(210)이 개재될 수 있다. 실시예들에 따르면, 도 3에 도시된 바와 같이, 상부 전극 구조체(G2)과 인접한 게이트 절연 패턴(210)의 일부(210a)는 트렌치(120) 내측 방향으로 돌출될 수 있다. 예를 들어, 상기 게이트 절연 패턴(210)의 일부(210a)는 하부 전극 구조체(G1) 상에서 도전층(250)을 향하여 수평적으로 돌출될 수 있다. 게이트 절연 패턴들(210)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
다른 실시예들에 따르면, 상부 전극구조체(G)와 하부 전극 구조체(G1)는 상호 이격되어 있을 수 있다. 도 4에 도시된 바와 같이, 소스막(220)과 하부 전극 구조체(G1)는 그들의 사이에 갭(221)을 가질 수 있다. 상기 갭(221)은 소스막(220), 게이트 절연 패턴(210), 및 하부 전극 구조체(G1)에 의해 둘러싸여, 밀폐될 수 있다. 상기 갭(221)은 산소 또는 질소로 채워질 수 있다.
다른 실시예들에 따르면, 소스막(220)과 도전층(250)사이에 확산막(230)이 배치될 수 있다. 도 5에 도시된 바와 같이, 확산막(230)은 소스막(220)과 도전층(250)을 이격시킬 수 있다. 확산막(230)은 일함수 조절막(235)과 동일한 상기 금속 물질, 또는 상기 금속 물질의 질화물로 이루어지되, 확산막(230)은 상기 일함수 조절 원소가 도핑되지 않을 수 있다. 확산막(230)은 제공되지 않을 수 있다.
도 1, 도 2a 및 도 2b를 다시 참조하여, 게이트 라인들(200) 상에 제 1 캡핑 패턴들(260)이 배치될 수 있다. 제 1 캡핑 패턴들(260)의 상면은 기판(100)의 상면과 공면(coplanar)을 이룰 수 있다. 제 1 캡핑 패턴들(260)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 일 실시예에서, 제 1 캡핑 패턴들(260)의 하면은 게이트 절연 패턴들(210)의 상면과 접하고, 제 1 캡핑 패턴들(260)의 양 측면은 활성 영역들(105) 및/또는 소자 분리막(101)과 접할 수 있다. 다른 실시예에서, 게이트 절연 패턴들(210)은 제 1 캡핑 패턴들(260)과 활성 영역들(105) 사이 및/또는 제 1 캡핑 패턴들(260)과 소자 분리막(101) 사이로 연장될 수 있다. 여기서, 제 1 캡핑 패턴들(260)과 활성 영역들(105) 사이에 개재된 게이트 절연 패턴들(210)은 활성 영역들(105)과 제 1 캡핑 패턴들(260) 사이의 스트레스를 완화하는 버퍼 역할을 할 수 있다.
게이트 라인들(200)의 양 측면에 인접한 활성 영역들(105) 내에 각각 제 1 불순물 주입영역(SD1)과 제 2 불순물 주입영역(SD2)이 배치될 수 있다. 제 1 불순물 주입영역(SD1) 및 제 2 불순물 주입영역(SD2)은 기판(100)의 표면으로부터 내부로 연장될 수 있다. 제 1 및 제 2 불순물 주입영역들(SD1, SD2)의 도전형은 기판(100)의 도전형과 다를 수 있다. 일 예로, 기판(100)이 P형인 경우, 제 1 및 제 2 불순물 주입영역들(SD1, SD2)은 N형일 수 있다. 불순물 주입영역들(SD1, SD2)은 소스 영역 또는 드레인 영역에 대응될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 상부 전극 구조체(G2)의 도전층(250) 외측에 저일함수를 갖는 일함수 조절막(235)을 배치하여, 게이트 라인들(200)로부터 불순물 주입영역들(SD1, SD2)으로 발생하는 누설 전류(Gate induced Drain Leakage Current; GIDL)가 감소할 수 있다. 더하여, 일함수 조절막(235)의 도핑 농도를 조절하여 상부 전극 구조체(G2)의 일함수를 조절할 수 있다. 이에 따라, 상부 전극 구조체(G2)에 요구되는 저일함수를 제공하기 용이할 수 있다.
또한, 게이트 절연 패턴(210)은 상부 전극 구조체(G2)와 인접한 그의 일부(210a)가 상부 전극 구조체(G2)을 향하여 돌출될 수 있다. 즉, 게이트 절연 패턴(210)은 상부 전극 구조체(G2)과 인접한 위치에서 두꺼운 폭을 가질 수 있으며, 이는 게이트 라인들(200)에 의한 누설 전류를 감소시키는 효과가 더욱 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 게이트 라인(200)의 상부 전극 구조체(G2)에서는 일함수가 감소하여 GIDL 누설 전류가 감소하게 되지만, 채널이 형성되는 게이트 라인(200)의 하부 전극 구조체(G1)에서는 일함수가 감소하지 않아 문턱전압을 높게 유지할 수 있다.
계속하여, 기판(100) 상에 제 1 불순물 주입영역(SD1)과 연결되는 제 1 패드들(310)이 배치되고, 제 2 불순물 주입영역(SD2)과 연결되는 제 2 패드들(320)이 배치될 수 있다. 제 1 패드들(310)과 제 2 패드들(320)은 불순물이 도핑된 폴리실리콘 또는 금속 등의 도전물질을 포함할 수 있다.
패드들(310, 320) 상에 제 1 층간 절연막(400)이 배치될 수 있다. 제 1 층간 절연막(400)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 제 1 층간 절연막(400) 상에 비트라인들(510)이 배치될 수 있다. 비트라인들(510)은 제 1 층간 절연막(400) 상의 제 2 층간 절연막(550) 내에 제공될 수 있다. 제 2 층간 절연막(550)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 비트라인들(510)은 제 1 층간 절연막(400)을 관통하여 제 1 패드들(310)와 연결되는 다이렉트 콘택들(direct contacts, 520)과 연결될 수 있다. 비트라인들(510)과 다이렉트 콘택들(520)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 비트라인들(510) 상에 제 2 캡핑 패턴들(530)이 배치될 수 있고, 비트라인들(510)의 양 측벽은 절연 스페이서들(540)로 덮일 수 있다. 제 2 캡핑 패턴들(530) 및 절연 스페이서들(540)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.
기판(100) 상에 제 1 및 제 2 층간 절연막(400, 550)을 관통하고, 제 2 패드들(320)와 연결되는 매립 콘택들(Buried Contacts, 620)이 배치될 수 있다. 매립 콘택들(620)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 제 2 층간 절연막(550) 상에 매립 콘택들(620)과 연결되는 데이터 저장 요소가 배치될 수 있다. 일 예로, 상기 데이터 저장 요소는 캐패시터(CA)일 수 있다. 캐패시터(CA)는 제 1 전극(650), 제 2 전극(670), 및 제 1 전극(650)과 제 2 전극(670) 사이에 개재되는 유전막(660)을 포함할 수 있다. 제 1 전극(650)은 하부가 막힌 실린더 형상일 수 있다. 제 2 전극(670)은 제 1 전극(650)을 공통적으로 덮는 공통전극일 수 있다. 제 1 전극(650)와 제 2 전극(670)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 제 2 전극(670)과 제 2 층간 절연막(550) 사이에 지지막(700)이 배치될 수 있다. 지지막(700)은 제 1 전극(650)의 외측벽 상에 배치되어, 제 1 전극(650)의 쓰러짐을 방지할 수 있다. 지지막(700)은 절연물질을 포함할 수 있다. 유전막(660)은 일 방향으로 연장되어 지지막(700)과 제 2 전극(670) 사이에 개재될 수 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면들에 해당한다. 도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로, 도 6a의 A영역에 해당한다. 설명의 편의를 위하여, 앞서 설명한 바와 중복되는 내용 및 일부의 구성은 생략한다. 이하, 반도체 메모리 소자의 평면은 도 1을 기준으로 설명한다.
도 1, 도 6a 및 도 6b를 참조하여, 기판(100) 내에는 평면적으로 활성 영역들(105)과 교차하는 복수 개의 게이트 라인들(200)이 배치될 수 있다. 게이트 라인들(200)은 활성 영역들(105)과 교차하여 연장되는 기판(100)의 트렌치(120) 내에 배치될 수 있다. 하부 전극 구조체(G1)은 트렌치(120)의 하부에 배치될 수 있다. 하부 전극 구조체(G1)은 도전 물질을 포함할 수 있다.
상부 전극 구조체(G2)은 하부 전극 구조체(G1) 상에 배치되어, 트렌치(120)의 일부를 채울 수 있다. 이때, 상부 전극 구조체(G2)의 상부면은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있다. 상부 전극 구조체(G2)은 제 1 확산막(230), 일함수 조절막(235), 제 2 확산막(240), 및 도전층(250)을 포함할 수 있다.
도 6a, 도 6b 및 7을 함께 참조하여, 제 1 확산막(230) 및 제 2 확산막(240)은 기판(100)의 트렌치(120)의 일부를 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 제 1 및 제 2 확산막들(230, 240)은 트렌치(120)의 측벽의 일부 및 바닥면(예를 들어, 하부 전극 구조체(G1)의 상면)을 덮을 수 있다. 제 1 및 제 2 확산막들(230, 240)의 단면은 U자 형태일 수 있다. 제 1 및 제 2 확산막들(230, 240)은 금속 물질, 또는 상기 금속 물질의 질화물로 이루어질 수 있다. 상기 금속 물질은 티타늄 또는 텅스텐과 같은 금속 원소를 포함할 수 있다.
일함수 조절막(235)은 제 1 및 제 2 확산막들(230, 240) 사이에 배치될 수 있다. 일함수 조절막(235)의 단면은 U자 형태일 수 있다. 일함수 조절막(235)은 제 1 및 제 2 확산막들(230, 240)과 동일한 상기 금속 물질, 또는 상기 금속 물질의 질화물로 이루어지되, 일함수 조절막(235)은 상기 일함수 조절 원소가 도핑될 수 있다. 상기 일함수 조절 원소는 상기 금속 물질보다 낮은 일함수를 갖는 금속 원소를 포함할 수 있다. 일 예로, 일함수 조절 원소는 란타늄, 스트론튬, 안티모니, 이트륨, 알루미늄, 탄탈륨, 하프늄, 이리듐, 지르코늄 또는 마그네슘과 같은 금속을 포함할 수 있다. 상기 일함수 조절 원소가 도핑된 일함수 조절막(235)은 일함수 조절 원소가 도핑되지 않은 경우보다 일함수가 낮을 수 있다. 일함수 조절막(235)은 하부 전극 구조체(G1)보다 낮은 일함수를 가질 수 있다.
도전층(250)이 일함수 조절막(235) 상에 배치될 수 있다. 도전층(250)은 일함수 조절막(235) 상에서 트렌치(120)를 부분적으로 갭필(gap fill)할 수 있다. 도전층(250)의 저항은 일함수 조절막(235)의 저항보다 낮을 수 있다. 도전층(250)은 저저항의 물질을 포함할 수 있다. 예를 들어, 도전층(250)은 텅스텐, 티타늄, 또는 탄탈륨과 같은 금속, 또는 텅스텐 질화물(WN)과 같은 도전성 금속 질화물을 포함할 수 있다. 도전층(250)의 일함수는 일함수 조절막(235)의 일함수보다 높을 수 있다.
게이트 라인들(200)과 활성 영역들(105) 사이에 게이트 절연 패턴들(210)이 개재될 수 있고, 게이트 라인들(200)과 소자 분리막(101) 사이에도 게이트 절연 패턴들(210)이 개재될 수 있다.
다른 실시예들에 따르면, 제 2 확산막(240)과 일함수 조절막(235)의 사이에 소스막(220) 이 배치될 수 있다. 도 8에 도시된 바와 같이, 소스막(220)은 제 2 확산막(240)과 일함수 조절막(235)을 이격시킬 수 있다. 소스막(220)은 상기 일함수 조절 원소를 포함할 수 있다. 일 예로, 소스막(220)은 상기 일함수 조절 원소 또는 상기 일함수 조절 원소의 화합물로 이루어질 수 있다. 도 8에서는 소스막(220)이 제 2 확산막(240)과 일함수 조절막(235)의 사이에 배치되는 것으로 도시하였으나, 소스막(220)은 제 2 확산막(240)과 일함수 조절막(235)의 사이에 배치될 수도 있다. 소스막(220)은 제공되지 않을 수 있다.
도 9a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다. 도 9b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면에 해당한다. 12c, 도 13c 및 도 13d는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 도 12c는 도 12a의 A영역에 해당하고, 도 13c 및 도 13d는 도 13a의 A영역에 해당한다.
도 9a 및 도 9b를 참조하여, 기판(100)에 활성 영역들(105)을 정의하는 소자 분리막(101)이 형성될 수 있다. 예를 들어, 소자 분리막(101)은 STI(shallow trench isolation) 방법을 이용하여 형성될 수 있다. 소자 분리막(101)은 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 소자 분리막(101)은 기판(100) 내부로 연장되도록 형성될 수 있다.
기판(100)의 활성 영역들(105)에 제 2 불순물 주입영역(SD2)이 형성될 수 있다. 제 2 불순물 주입영역(SD2)은 이온주입 공정에 의해 형성될 수 있다. 일 예로, 제 2 불순물 주입영역(SD2)은 N형 도펀트로 도핑된 영역일 수 있다.
도 10a 및 도 10b를 참조하여, 기판(100) 상에 마스크 패턴들(110)이 형성될 수 있다. 마스크 패턴들(110)은 이하 설명될 게이트 라인들이 배치되는 영역을 정의하는 개구부(115)를 가지도록 형성될 수 있다. 마스크 패턴들(110)은 실리콘 질화막과 같은 하드 마스크 패턴이거나 포토 레지스트 패턴일 수 있다. 마스크 패턴들(110)을 식각 마스크로 이용하여 기판(100)과 소자 분리막(101)을 식각하여 제 2 방향(Y)으로 연장되는 라인 형태의 트렌치들(120)이 형성될 수 있다. 트렌치들(120)의 하면들은 소자 분리막(101) 및 활성 영역(105)을 노출시킬 수 있다.
상기 식각 공정이 수행된 후, 마스크 패턴들(110)은 제거될 수 있다. 예를 들어, 마스크 패턴들(110)이 포토 레지스트 패턴일 경우, 마스크 패턴들(110)은 애싱(ashing) 공정 등으로 제거될 수 있다. 마스크 패턴들(110)이 실리콘 질화막 등과 같은 하드 마스크 패턴일 경우, 마스크 패턴들(110)은 인산 등을 이용한 세정 공정으로 제거될 수 있다.
도 11a 및 도 11b를 참조하여, 트렌치들(120)이 형성된 기판(100) 상에 절연막(215)이 형성될 수 있다. 절연막(215)은 열산화 공정, 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등을 이용하여 형성될 수 있다. 일 예로, 절연막(215)은 실리콘 산화막을 포함할 수 있다.
이후, 절연막(215)이 도포된 트렌치(120)의 하부에 하부 전극 구조체(G1)이 형성될 수 있다. 상세하게는, 절연막(215)이 형성된 기판(100)의 전면 상에 도전 물질이 증착될 수 있다. 이때, 상기 도전 물질은 트렌치(120)를 채울 수 있다. 상기 도전 물질의 증착은 화학 기상 증착 공정 등을 이용하여 수행될 수 있다. 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 이후, 상기 증착된 도전 물질을 식각하여 하부 전극 구조체들(G1)이 형성될 수 있다. 상기 도전 물질이 트렌치들(120) 내에 원하는 두께로 남을 때까지, 상기 식각 공정은 계속될 수 있다.
도 12a, 도 12b 및 도 12c를 참조하여, 기판(100) 상에 예비 소스막(222)이 형성될 수 있다. 예비 소스막(222)은 하부 전극 구조체(G1)의 상부면 및 절연막(215)을 컨포멀하게 덮도록 형성될 수 있다. 예비 소스막(222)은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 소스막(220)은 상기 일함수 조절 원소 또는 상기 일함수 조절 원소의 화합물로 이루어질 수 있다. 일 예로, 일함수 조절 원소는 란타늄, 스트론튬, 안티모니, 이트륨, 알루미늄, 탄탈륨, 하프늄, 이리듐, 지르코늄 또는 마그네슘과 같은 금속을 포함할 수 있다.
기판(100) 상에 예비 제 1 확산막(232)이 형성될 수 있다. 예비 제 1 확산막(232)은 예비 소스막(222)을 컨포멀하게 덮도록 형성될 수 있다. 예비 제 1 확산막(232)은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 예비 제 1 확산막(232)은 금속 물질, 또는 상기 금속 물질의 질화물로 이루어질 수 있다. 상기 금속 물질은 상기 일함수 조절 원소와 다른 금속 원소를 포함할 수 있다. 일 예로, 상기 금속 물질은 티타늄 또는 텅스텐과 같은 금속 원소를 포함할 수 있다.
기판(100) 상에 도전막(252)이 형성될 수 있다. 도전막(252)은 트렌치(120)의 잔부를 채우고, 예비 제 1 확산막(232)이 형성된 기판(100)의 전면을 덮도록 형성될 수 있다. 도전막(252)은 예비 제 1 확산막(232)보다 낮은 저항을 갖는 저저항의 물질을 포함할 수 있다. 예를 들어, 상기 도전막(252)은 텅스텐, 티타늄, 또는 탄탈륨과 같은 금속을 포함할 수 있다. 도전 물질을 포함하는 도전막(252)은 금속 또는 금속 질화물을 포함하는 예비 제 1 확산막(232) 상에 형성하는 것이 용이할 수 있다.
도 13a, 도 13b 및 도 13c를 참조하여, 예비 제 1 확산막(232)에 상기 일함수 조절 원소가 도핑되어 예비 일함수 조절막(237)이 형성될 수 있다. 예비 일함수 조절막(237)은 예비 제 1 확산막(232)보다 낮은 유효 일함수(effective work function)를 가질 수 있다. 예를 들어, 예비 일함수 조절막(237)은 예비 소스막(222)의 상기 일함수 조절 원소가 예비 제 1 확산막(232)으로 확산되어 형성될 수 있다. 상기 일함수 조절 원소의 확산은 열처리 공정(예를 들어, 어닐링(annealing) 공정)을 통해 수행될 수 있다. 상기 열처리 공정에 의해 예비 소스막(222)의 상기 일함수 조절 원소가 도 13c의 화살표를 따라 예비 제 1 확산막(232)으로 확산될 수 있다. 이때, 예비 제 1 확산막(232)은 그의 전체가 상기 일함수 조절 원소로 도핑되어 예비 일함수 조절막(237)이 형성되고, 예비 제 1 확산막(232)은 잔여하지 않을 수 있다. 예비 소스막(222)의 상기 일함수 조절 원소가 예비 제 1 확산막(232)으로 확산됨에 따라, 예비 소스막(222)의 두께가 얇아질 수 있다.
실시예들에 따르면, 예비 소스막(222)이 상기 일함수 조절 원소의 화합물로 이루어지는 경우, 상기 일함수 조절 원소의 화합물은 산화물 또는 질화물 일 수 있다. 이 경우, 상기 열처리 공정에 의해 상기 일함수 조절 원소의 화합물이 분해되어, 상기 일함수 조절 원소가 예비 제 1 확산막(232)으로 확산되고, 잔여하는 산소 또는 질소는 절연막(215)으로 확산될 수 있다. 이에 따라, 예비 소스막(222)과 접하는 절연막(215)의 일부는 그의 폭(T2)이 두꺼워 질 수 있다. 상기 확산 공정이 진행됨에 따라, 도 13c에 도시된 바와 같이, 예비 소스막(222)과 접하는 절연막(215)의 일부가 트렌치(120)의 내측방향으로 점차 돌출될 수 있다. 일 예로, 예비 소스막(222)과 접하는 절연막(215)의 일부의 폭(T2)은 하부 전극 구조체(G1)과 접하는 절연막(215)의 일부의 폭(T1)보다 클 수 있다. 이때, 예비 소스막(222)과 접하는 절연막(215)의 일부가 트렌치(120) 내로 돌출되는 두께는 예비 소스막(222)의 두께와 같거나 이보다 작을 수 있다.
다른 실시예들에 따르면, 일함수 조절 원소의 화합물이 분해되어 생성된 산소 또는 질소가 하부 전극 구조체(G2)를 향하여 확산될 수 있다. 상세하게는, 도 13d에 도시된 바와 같이, 상기 열처리 공정에 의해 형성되는 분해되어, 상기 일함수 조절 원소가 예비 제 1 확산막(232)으로 확산되고, 잔여하는 산소 또는 질소는 하부 전극 구조체(G2)를 향하여 확산될 수 있다. 상기 산소 또는 질소는 하부 전극 구조체(G2)와 예비 소스막(222) 사이로 이동하여, 하부 전극 구조체(G2)와 예비 소스막(222) 사이의 갭(gap)을 형성할 수 있다.도 13a, 도 13b 및 도 13c에서는 상기 식각 공정 후, 예비 제 1 확산막(232)의 전체에 상기 일함수 조절 원소가 도핑되어 예비 제 1 확산막(232)은 잔여하지 않는 것을 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예들에 따르면, 도전막(252)과 인접한 예비 제 1 확산막(232)의 일부는 도핑되지 않고 잔여할 수 있다. 이 경우, 이후의 공정을 통하여 도 5를 참조하여 설명한 실시예의 반도체 메모리 소자가 제조될 수 있다.
도 14a 및 도 14b를 참조하여, 예비 소스막(222), 예비 일함수 조절막(237), 및 도전막(252)을 식각하여 상부 전극 구조체(G2)이 형성될 수 있다. 예를 들어, 도전막(252)이 식각되어 도전층(250)이 형성되고, 예비 일함수 조절막(237)이 식각되어 일함수 조절막(235)이 형성되고, 예비 소스막(222)이 식각되어 소스막(220)이 형성될 수 있다. 예비 소스막(222), 예비 일함수 조절막(237), 및 도전막(252)이 트렌치들(120) 내에 원하는 두께로 남을 때까지, 식각 공정은 계속될 수 있다. 여기서, 상기 식각 공정을 통해 형성된 소스막(220)의 상면, 일함수 조절막(235)의 상면, 및 도전층(250)의 상면은 동일한 레벨을 가질 수 있다.
이후, 상부 전극 구조체(G2)에 의해 덮이지 않고 노출되는 절연막(215)은 제거될 수 있다. 이로 인해, 하부 전극 구조체(G1) 및 상부 전극 구조체(G2)과 활성 영역들(105) 사이 및/또는 하부 전극 구조체(G1) 및 상부 전극 구조체(G2)과 소자 분리막(101) 사이에 개재되는 절연 패턴들(210)이 형성될 수 있다. 또한, 상기 식각 공정에 의해 소자 분리막(101) 및 활성 영역들(105)의 상면들이 노출될 수 있다.
도 15a 및 도 15b를 참조하여, 트렌치들(120) 내에 제 1 캡핑 패턴들(260)이 형성될 수 있다. 예를 들어, 제 1 캡핑 패턴들(260)은 기판(100)의 전면 상에 캡핑막을 형성한 후, 평탄화 공정 등을 수행하여 형성될 수 있다. 제 1 캡핑 패턴들(260)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.
다른 실시예들에 따르면, 도 13a 내지 도 13c를 참조하여 설명된 상기 일함수 조절 원소의 확산 공정은 소스막(220), 제 1 확산막(230), 도전층(250)이 형성된 이후의 공정 중 수행될 수 있다. 일 예로, 소스막(220), 제 1 확산막(230), 도전층(250)에 어닐링 공정이 수행될 수 있다. 소스막(220)의 일함수 조절 원소가 제 1 확산막(230)으로 확산되어, 일함수 조절막(235)이 형성될 수 있다. 확산 공정에 의해 제 1 확산막(230) 의 모두가 일함수 조절 원소로 도핑되고, 공정 후 제의 1 확산막(230)은 잔여하지 않을 수 있다. 이와는 다르게, 제 1 확산막(230)은 잔여할 수 있다. 실시예들에서, 상기 일함수 조절 원소의 확산 공정은 소스막(220), 제 1 확산막(230), 도전층(250)이 형성된 직후, 또는 이후의 반도체 메모리 소자를 형성하는 어느 공정 중에도 수행될 수 있다.
기판(100) 상에 이온 주입 공정을 수행하여, 서로 이웃하는 두 개의 게이트 라인들(200) 사이의 영역들(105) 내에 제 1 불순물 주입영역(SD1)이 형성될 수 있다. 제 1 불순물 주입영역(SD1)은 제 2 불순물 주입영역(SD2)과 동일한 N형의 불순물로 도핑될 수 있다. 제 1 불순물 주입영역(SD1)은 제 2 불순물 주입영역(SD2)보다 기판(100) 내부로 깊이 연장될 수 있다.
도 2a 및 도 2b를 다시 참조하여, 기판(100) 상에 불순물이 도핑된 폴리 실리콘막, 불순물이 도핑된 실리콘 단결정막 또는 도전막을 형성하고 패터닝하여 제 1 패드들(310)과 제 2 패드들(320)이 형성될 수 있다. 제 1 패드들(310)은 제 1 불순물 주입영역(SD1)과 연결될 수 있고, 제 2 패드들(320)은 제 2 불순물 주입영역(SD2)과 연결될 수 있다. 제 1 패드들(310)과 제 2 패드들(320)이 불순물이 도핑된 폴리실리콘막 또는 실리콘 단결정막을 포함할 경우, 제 1 패드들(310)과 제 2 패드들(320)은 제 1 및 제 2 불순물 주입영역들(SD1, SD2)과 동일한 타입의 불순물로 도핑될 수 있다.
제 1 및 제 2 패드들(310, 320) 상에 제 1 층간 절연막(400)이 형성될 수 있다. 제 1 층간 절연막(400)은 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 제 1 층간 절연막(400)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 제 1 층간 절연막(400)의 일부를 패터닝하여 다이렉트 콘택(520)이 형성될 영역을 정의하는 콘택 홀들이 형성될 수 있다. 제 1 층간 절연막(400) 상에 상기 콘택 홀들을 채우는 도전 물질이 도포되고, 그의 상에 캡핑막이 형성될 수 있다. 일 예로, 상기 도전 물질은 금속, 도핑된 반도체 등의 도전물질을 포함할 수 있다. 일 예로, 상기 캡핑막은 실리콘 질화막, 실리콘 산화막 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다. 캡핑막 및 상기 도전 물질을 패터닝하여 비트 라인(510)과 그 위에 배치되는 제 2 캡핑 패턴들(530)이 형성될 수 있다. 상기 콘택 홀들 안에는 다이렉트 콘택들(520)이 형성될 수 있다. 제 1 층간 절연막(400) 상에 절연 스페이서막을 콘포말하게 증착하고 이방성 식각하여 비트 라인(510)의 측벽을 덮는 절연 스페이서들(540)이 형성될 수 있다. 절연 스페이서들(540)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.
제 1 층간 절연막(400) 상에 제 2 층간 절연막(550)을 형성하고 평탄화 공정을 수행하여, 제 2 캡핑 패턴들(530)의 상면이 노출될 수 있다. 이 후, 제 2 층간 절연막(550) 및 제 1 층간 절연막(400)을 관통하여 제 2 패드들(320)과 연결되는 매립 콘택들(620)이 형성될 수 있다. 매립 콘택들(620)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 제 2 층간 절연막(550) 상에 지지막(700)이 형성될 수 있다. 지지막(700)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 중 어느 하나를 포함할 수 있다. 지지막(700)은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 지지막(700)을 관통하여 매립 콘택들(620)과 연결되는 제 1 전극(650)이 형성될 수 있다. 제 1 전극(650)은 하부가 막힌 실린더 형상으로 형성될 수 있다. 제 1 전극(650)을 콘포말하게 덮는 유전막(660)과 제 1 전극(650)을 공통적으로 덮는 제 2 전극(670)을 형성하여 캐패시터(CA)가 완성될 수 있다. 제 1 전극(650)과 제 2 전극(670)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 이렇게 하여, 본 발명의 실시예들에 따른 반도체 메모리 소자가 완성될 수 있다.
도 16a 내지 도 18a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다. 도 16b 내지 도 18b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 Ⅱ-Ⅱ'선에 따른 단면에 해당한다. 도 16c 및 17c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 16의 A영역 및 17의 A영역에 해당한다.
도 16a, 도 16b 및 16c를 참조하여, 도 11a 및 도 11b의 결과물 상에 예비 제 2 확산막(242)이 형성될 수 있다. 예비 제 2 확산막(242)은 하부 전극 구조체(G1)의 상부면 및 절연막(215)을 컨포멀하게 덮도록 형성될 수 있다. 예비 제 2 확산막(242)은 금속 물질, 또는 상기 금속 물질의 질화물로 이루어질 수 있다. 일 예로, 상기 금속 물질은 티타늄 또는 텅스텐과 같은 금속 원소를 포함할 수 있다.
기판(100) 상에 예비 소스막(222)이 형성될 수 있다. 예비 소스막(222)은 예비 제 2 확산막(242)을 컨포멀하게 덮도록 형성될 수 있다. 예비 소스막(222)은 일함수 조절 원소 또는 상기 일함수 조절 원소의 화합물로 이루어질 수 있다. 상기 일함수 조절 원소는 상기 금속 물질보다 낮은 일함수를 갖는 금속 원소를 포함할 수 있다. 일 예로, 일함수 조절 원소는 란타늄, 스트론튬, 안티모니, 이트륨, 알루미늄, 탄탈륨, 하프늄, 이리듐, 지르코늄 또는 마그네슘과 같은 금속을 포함할 수 있다.
기판(100) 상에 예비 제 1 확산막(232)이 형성될 수 있다. 예비 제 1 확산막(232)은 예비 소스막(222)을 컨포멀하게 덮도록 형성될 수 있다. 예비 제 1 확산막(232)은 제 2 확산막(242)과 동일한 금속 물질, 또는 상기 금속 물질의 질화물로 이루어질 수 있다. 일 예로, 상기 금속 물질은 티타늄 또는 텅스텐과 같은 금속 원소를 포함할 수 있다.
기판(100) 상에 도전막(252)이 형성될 수 있다. 도전막(252)은 트렌치(120)의 잔부를 채우고, 예비 제 1 확산막(232)이 형성된 기판(100)의 전면을 덮도록 형성될 수 있다. 도전막(252)은 예비 제 1 확산막(232)보다 낮는 저항을 갖는 저저항의 물질을 포함할 수 있다. 예를 들어, 상기 도전막(252)은 텅스텐, 티타늄, 또는 탄탈륨과 같은 금속을 포함할 수 있다.
도 17a, 도 17b 및 도 17c를 참조하여, 예비 제 1 확산막(232) 및 예비 제 2 확산막(242)에 상기 일함수 조절 원소가 도핑되어 예비 일함수 조절막(237)이 형성될 수 있다. 예비 일함수 조절막(237)은 예비 제 1 확산막(232) 및 예비 제 2 확산막(242)보다 낮은 유효 일함수(effective work function)를 가질 수 있다. 예를 들어, 예비 소스막(222)의 상기 일함수 조절 원소가 예비 제 1 확산막(232)의 일부 및 예비 제 2 확산막(242)의 일부로 확산될 수 있다. 예비 소스막(222)의 상기 일함수 조절 원소의 모두가 예비 제 1 확산막(232) 및 예비 제 2 확산막(242)으로 확산될 수 있다. 이 경우, 예비 소스막(222)은 모두 소모되어 잔여하지 않을 수 있다. 이에 따라, 상기 일함수 조절 원소가 도핑된 예비 제 1 확산막(232)의 일부 및 예비 제 2 확산막(242)의 일부가 접촉하게 되어 예비 일함수 조절막(237)이 형성될 수 있다. 상기 일함수 조절 원소의 확산은 열처리 공정(예를 들어, 어닐링(annealing) 공정)을 통해 수행될 수 있다.
도 17a, 도 17b 및 도 17c에서는 예비 소스막(222)이 소모되어 잔여하지 않는 것을 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예들에 따르면, 예비 소스막(222)은 모두 소모되지 않고, 예비 일함수 조절막(237)의 내부에 잔여할 수 있다.
도 18a 및 도 18b를 참조하여, 예비 소스막(222), 예비 일함수 조절막(237), 및 도전막(252)을 식각하여 상부 전극 구조체(G2)이 형성될 수 있다. 도전막(252)이 식각되어 도전층(250)이 형성되고, 예비 제 2 확산막(242)이 식각되어 제 2 확산막이 형성되고, 예비 일함수 조절막(237)이 식각되어 일함수 조절막(235)이 형성되고, 예비 제 1 확산막(232)이 식각되어 제 1 확산막(230)이 형성될 수 있다. 상부 전극 구조체(G2)에 의해 덮이지 않고 노출되는 절연막(215)은 제거될 수 있다. 트렌치들(120) 내에 제 1 캡핑 패턴들(260)이 형성될 수 있다.
이후, 도 18a 및 도 18b의 결과물 상에 도 2a 및 도 2b를 참조하여 설명한 공정이 수행되어, 본 발명의 일 실시예에 따른 반도체 장치가 완성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 소자 분리막
105: 활성 영역 120: 트렌치
200: 게이트 라인 210: 게이트 절연 패턴
220: 소스막 230: 제 1 확산막
235: 일함수 조절막 240: 제 2 확산막
250: 도전층 260: 제 1 캡핑 패턴
310, 320: 패드 400, 550: 층간 절연막
510: 비트 라인 620: 매립 콘택
650: 하부 전극 구조체 CA: 캐패시터
G1: 하부 전극 구조체 G2: 상부 전극 구조체
SD1, SD2: 불순물 주입영역

Claims (10)

  1. 기판의 활성 영역들을 정의하는 소자 분리막; 및
    상기 활성 영역들과 교차하고 상기 기판의 트렌치 내에 매립되는 게이트 라인들을 포함하되,
    상기 게이트 라인들은 하부 전극 구조체 및 상기 하부 전극 구조체 상의 상부 전극 구조체를 포함하고,
    상기 상부 전극 구조체는:
    상기 트렌치의 측벽을 덮고, 일함수 조절 원소를 포함하는 소스막;
    상기 소스막 상에서 상기 트렌치의 잔부를 채우는 도전층; 및
    상기 소스막 및 상기 도전층 사이에 배치되는 일함수 조절막을 포함하고,
    상기 일함수 조절막은 상기 소스막과 다른 물질로 이루어지되, 상기 일함수 조절 원소가 도핑되어 있는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 하부 전극 구조체의 일함수(work function)는 상기 상부 전극 구조체의 일함수보다 높은 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 소스막 및 상기 도전층은 상기 일함수 조절막에 의해 상호 이격되는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 트렌치 내에 배치되어 상기 게이트 라인들과 상기 기판을 이격시키는 게이트 절연 패턴을 더 포함하되,
    상기 상부 전극 구조체와 인접한 상기 게이트 절연 패턴의 일부는 상기 도전층을 향하여 수평적으로 돌출되는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 소스막은 상기 하부 전극 구조체의 상면을 덮도록 상기 하부 전극 구조체 및 상기 도전층 사이로 연장되는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 소스막과 상기 하부 전극 구조체는 그들의 사이에 제공되는 갭(gap)을 갖되,
    상기 갭은 산소 또는 질소로 채워지는 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 활성 영역들 내에 배치되는 불순물 주입영역, 상기 불순물 주입영역은 상기 게이트 라인들 사이의 제 1 불순물 주입영역과 상기 게이트 라인들과 상기 소자 분리막 사이의 제 2 불순물 주입영역을 포함하고;
    상기 기판 상에 제공되고, 상기 제 1 불순물 주입영역과 연결되는 비트 라인들; 및
    상기 기판 상에 제공되고, 상기 제 2 불순물 주입영역과 연결되는 캐패시터들을 더 포함하는 반도체 메모리 소자.
  8. 기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것; 및
    상기 활성 영역들과 교차하고 상기 기판 내에 매립되는 게이트 라인들을 형성하는 것을 포함하되,
    상기 게이트 라인들을 형성하는 것은:
    상기 기판에 상기 활성 영역들과 교차하는 트렌치를 형성하는 것;
    상기 트렌치의 하부를 채우는 하부 전극 구조체를 형성하는 것;
    상기 트렌치의 측벽 및 바닥면 상에 소스막 및 제 1 확산막을 순차적으로 도포하는 것, 상기 소스막은 일함수 조절 원소를 포함하고;
    상기 제 1 확산막 상에 도전층을 채우는 것; 및
    상기 소스막으로부터 상기 제 1 확산막의 적어도 일부 내로 상기 일함수 조절 원소를 확산시켜 상기 제 1 확산막보다 낮은 일함수를 갖는 일함수 조절막을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 일함수 조절 원소의 확산은 어닐링(annealing) 공정을 통해 수행되는 반도체 메모리 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 하부 전극 구조체를 형성하기 전에 상기 트렌치의 측벽 및 바닥면 상에 게이트 절연 패턴을 형성하는 것을 더 포함하되,
    상기 소스막과 접하는 상기 게이트 절연 패턴의 일부는 상기 일함수 조절막의 형성 공정 시 상기 하부 전극 구조체 상으로 수평적으로 돌출되는 반도체 메모리 소자의 제조 방법.
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