KR20210032679A - 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 - Google Patents

매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 Download PDF

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KR20210032679A
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김동수
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Abstract

본 기술은 게이트유도드레인누설을 개선하기 위한 반도체 장치 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치 제조 방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 상기 트렌치를 부분적으로 채우는 하부 게이트를 형성하는 단계; 상기 하부 게이트 상에 저일함수층을 형성하는 단계; 상기 저일함수층 상에 스페이서를 형성하는 단계; 상기 하부 게이트의 양측 상부 에지 상에 수직형 게이트를 형성하기 위해, 상기 스페이서에 자기-정렬되도록 상기 저일함수층을 식각하는 단계; 및 상기 수직형 게이트 사이의 하부 게이트 상에 상부 게이트를 형성하는 단계를 포함할 수 있다.

Description

매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING BURIED GATE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 상세하게는 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
트랜지스터의 고성능을 위해 금속게이트전극(Metal gate electrode)을 적용하고 있다. 특히, 매립게이트형 트랜지스터(Buried gate type transistor)에서는 고성능 동작을 위해 문턱전압(Threshhold voltage)의 제어가 요구된다. 또한, 게이트유도드레인누설(Gate Induced Drain Leakage; GIDL) 특성이 매립게이트형 트랜지스터의 성능에 큰 영향을 미치고 있다.
본 실시예들은, 게이트유도드레인누설(GIDL)을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치 제조 방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 상기 트렌치를 부분적으로 채우는 하부 게이트를 형성하는 단계; 상기 하부 게이트 상에 저일함수층을 형성하는 단계; 상기 저일함수층 상에 스페이서를 형성하는 단계; 상기 하부 게이트의 양측 상부 에지 상에 수직형 게이트를 형성하기 위해, 상기 스페이서에 자기-정렬되도록 상기 저일함수층을 식각하는 단계; 및 상기 수직형 게이트 사이의 하부 게이트 상에 상부 게이트를 형성하는 단계를 포함할 수 있다.
본 기술은 저일함수 수직형 게이트를 형성하므로써 게이트유도드레인누설을 더욱 감소시킬 수 있다.
본 기술은 스페이서를 이용한 자기-정렬 식각에 의해 수직형 게이트를 형성하므로, 수직형 게이트의 폭 및 높이를 균일하게 형성할 수 있다.
도 1은 본 실시예들에 따른 반도체 장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b를 도 1의 B-B'선에 따른 단면도이다.
도 3a 내지 도 3k는 일실시예들에 따른 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5a 내지 도 5c는 도 4의 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 6a 및 도 6b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7a 내지 도 7g는 다른 실시예에 따른 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 8a 내지 도 8c는 도 6b의 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 9a 내지 도 11b는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12a 내지 도 12f는 도 9a의 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 13은 메모리셀을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 실시예들에서, 문턱전압(Threshold voltage; Vt)은 플랫밴드전압(Flat-band voltage; VFB)에 의존한다. 플랫밴드전압(VFB)은 일함수(workfunction)에 의존한다. 일함수는 다양한 방법에 의해 엔지니어링될 수 있다. 예컨대, 일함수는 게이트전극의 물질, 게이트전극과 채널 사이의 물질 등에 의해 조절될 수 있다. 일함수를 증가시키거나 또는 감소시키므로써 플랫밴드전압이 쉬프트될 수 있다. 고일함수는 플랫밴드전압을 파지티브(positive) 방향으로 쉬프트시킬 수 있고, 저일함수는 플랫밴드전압을 네가티브(negative) 방향으로 쉬프트시킬 수 있다. 위와 같이 플랫밴드전압의 쉬프트에 의해, 문턱전압을 조절할 수 있다. 실시예들은, 채널 농도를 감소시키거나 채널 도핑을 생략하더라도, 플랫밴드전압 쉬프트에 의해 문턱전압을 조절할 수 있다. 특히, 저일함수물질에 의해 플랫밴드전압을 낮출 수 있고, 이로 인해 게이트유도드레인누설(GIDL)을 개선할 수 있다.
이하, 실시예들에서 매립 게이트 구조(buried gate structrue)는 트렌치 내에 위치할 수 있다. 매립 게이트 구조는 게이트절연층, 게이트전극 및 캡핑층의 스택을 포함할 수 있다. 게이트절연층은 트렌치의 표면을 커버링할 수 있고, 게이트전극은 게이트절연층 상에서 트렌치를 부분적으로 채울 수 있으며, 캡핑층은 게이트전극 상에서 트렌치의 나머지부분을 채울 수 있다. 따라서, 게이트전극을 '매립 게이트 전극(buried gate electrode)'이라고 지칭할 수 있다.
게이트전극은 싱글 게이트(Single gate) 또는 듀얼 게이트(Dual gate)를 포함할 수 있다. 싱글 게이트는 폴리실리콘 또는 금속-베이스 물질 단독으로 이루어진 게이트를 지칭할 수 있다. 싱글 게이트는 폴리실리콘 싱글 게이트 또는 금속 싱글 게이트를 포함할 수 있다. 듀얼 게이트는 서로 다른 게이트전극의 이중 스택(bilayer stack)을 지칭할 수 있다. 듀얼 게이트는 동일 금속의 스택으로 이루어진 동일 금속 듀얼 게이트, 서로 다른 금속의 스택으로 이루어진 이종 금속 듀얼 게이트 또는 금속과 폴리실리콘의 스택으로 이루어진 이종 물질 듀얼 게이트를 포함할 수 있다.
게이트전극은 배리어층 및 저저항 물질을 포함할 수 있다. 배리어층은 저저항물질로부터 확산되는 불순물을 차단하거나 서로 다른 물질들간의 상호 확산 및 반응을 방지하는 역할을 할 수 있다. 저저항 물질은 게이트전극의 시트저항을 감소시키는 역할을 할 수 있다.
게이트전극은 일함수가 엔지니어링된 물질을 포함할 수 있다. 일함수 엔지니어링은 감소된 일함수(즉, 저일함수) 또는 증가된 일함수(즉, 고일함수)를 갖도록 일함수를 조절할 수 있는 물질 또는 방법을 지칭할 수 있다.
본 실시예에서, 게이트전극은 하부 게이트(Lower Gate) 및 상부 게이트(Upper Gate)를 포함할 수 있다. 하부 게이트는 트렌치의 하부(lower portion)를 채울 수 있고, 상부 게이트는 하부 게이트 상에서 트렌치의 중간부(middle portion) 또는 상부(upper portion)를 채울 수 있다. 위와 같이, 게이트전극은 하부 게이트 상에 상부 게이트가 위치하는 듀얼 게이트일 수 있다. 하부 게이트는 채널과 오버랩될 수 있고, 상부 게이트는 제1 및 제2도핑영역(즉, 소스/드레인영역)과 수평하게 오버랩(Laterally overlap)될 수 있다.
도 1은 본 실시예들에 따른 반도체 장치를 도시한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b를 도 1의 B-B'선에 따른 단면도이다.
도 1a 내지 도 2b를 참조하면, 반도체 장치(100)는 기판(101) 및 기판(101)에 내장된 매립 게이트 구조(100G)를 포함할 수 있다. 반도체 장치(100)는 메모리셀의 일부일 수 있다. 예컨대, 반도체 장치(100)는 DRAM의 메모리셀의 일부일 수 있다.
기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 소자분리층(102)에 의해 활성영역(104)이 정의될 수 있다. 소자분리층(102)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(102)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench, 103)에 절연물질을 채워 형성할 수 있다. 소자분리층(102)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
기판(101) 내에 트렌치(105)가 형성될 수 있다. 도 1의 평면도로 볼 때, 트렌치(105)는 어느 한 방향으로 연장된 라인 형상(line shaped)일 수 있다. 트렌치(105)는 활성영역(104)과 소자분리층(102)을 횡단하는 라인형상일 수 있다. 트렌치(105)는 분리트렌치(103)보다 더 얕은 깊이를 가질 수 있다. 다른 실시예에서, 트렌치(105)의 저부는 곡률을 가질 수 있다. 트렌치(105)는 매립 게이트 구조(100G)가 형성되는 공간으로서, '게이트 트렌치'라고 지칭할 수 있다.
활성영역(104) 내에 제1도핑영역(107)과 제2도핑영역(108)이 형성될 수 있다. 제1도핑영역(107)과 제2도핑영역(108)은 도전형 도펀트가 도핑된 영역이다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1도핑영역(107)과 제2도핑영역(108)은 동일 도전형의 도펀트로 도핑될 수 있다. 트렌치(105) 양측의 활성영역(104) 내에 제1도핑영역(107)과 제2도핑영역(108)이 위치할 수 있다. 제1도핑영역(107)과 제2도핑영역(108)의 저면은 활성영역(104)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 제1도핑영역(107)과 제2도핑영역(108)은 트렌치(105)의 측벽에 접할 수 있다. 제1도핑영역(107)과 제2도핑영역(108)의 저면은 트렌치(105)의 바닥면보다 높을 수 있다. 제1도핑영역(107)은 '제1소스/드레인영역'이라고 지칭할 수 있고, 제2도핑영역(108)은 '제2소스/드레인영역'이라고 지칭할 수 있다. 메립 게이트구조(100G)에 의해 제1도핑영역(107)과 제2도핑영역(108) 사이에 채널(106)이 정의될 수 있다. 채널(106)은 트렌치(105)의 프로파일을 따라 정의될 수 있다.
트렌치(105)는 제1트렌치(T1)와 제2트렌치(T2)를 포함할 수 있다. 제1트렌치(T1)는 활성영역(104) 내에 형성된다. 제2트렌치(T2)는 소자분리층(102) 내에 형성된다. 제1트렌치(T1)로부터 제2트렌치(T2)로 연속적으로 연장될 수 있다. 트렌치(105)에서, 제1트렌치(T1)와 제2트렌치(T2)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(T1)의 바닥면은 제2트렌치(T2)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1트렌치(T1)와 제2트렌치(T2)의 높이 차이는 소자분리층(102)이 리세스됨에 따라 형성된다. 따라서, 제2트렌치(T2)는 제1트렌치(T1)의 바닥면보다 낮은 바닥면을 갖는 리세스영역(R)을 포함할 수 있다. 제1트렌치(T1)와 제2트렌치(T2) 사이의 단차로 인하여 활성영역(104)에 핀영역(Fin, 104F)이 형성된다. 따라서, 활성영역(104)은 핀영역(104F)을 포함할 수 있다.
이와 같이, 제1트렌치(T1) 아래에 핀영역(104F)이 형성되고, 핀영역(104F)의 측벽은 리세스된 소자분리층(102F)에 의해 노출된다. 핀영역(104F)은 채널(106)의 일부가 형성되는 부분이다. 핀영역(104F)은 새들핀(Saddle Fin)이라고 일컫는다. 핀영역(104F)에 의해 채널 폭을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다.
다른 실시예에서, 핀영역(104F)은 생략될 수 있다.
매립 게이트 구조(100G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연층(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(120) 및 캡핑층(130)을 포함할 수 있다. 게이트전극(120)은 하부 게이트(121), 상부 게이트(122) 및 수직형 게이트(123)를 포함할 수 있다. 하부 게이트(121)는 게이트절연층(110) 상에서 트렌치(105)의 하부(Lower portion)를 채울 수 있고, 상부 게이트(122) 및 수직형 게이트(123)는 하부 게이트(121) 상에서 트렌치(105)의 중간부(middle portion)를 채울 수 있다. 수직형 게이트(123)는 하부 게이트(121)의 양측 상부 에지 상에 형성될 수 있고, 수직형 게이트(123) 사이에 상부 게이트(122)가 채워질 수 있다. 캡핑층(130)은 상부 게이트(122) 및 수직형 게이트(123) 상에서 트렌치(105)의 상부(upper portion)를 채울 수 있다. 트렌치(105)의 하부, 중간부 및 상부는 설명의 편의를 위한 것으로서, 각각의 높이(또는 깊이)는 서로 동일하거나 다를 수 있다.
게이트절연층(110)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산화질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란타늄산화물(lanthanum oxide), 란타늄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide) 또는 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(110)은 금속산화물을 포함할 수 있다.
게이트전극(120)은 활성영역(104)의 상부 표면보다 낮은 레벨일 수 있다. 하부 게이트(121)는 트렌치(105)의 저부를 채우는 형상일 수 있다. 하부 게이트(121)는 게이트시트저항을 낮추기 위해 저저항 물질일 수 있다. 하부 게이트(121)는 금속-베이스 물질일 수 있다. 하부 게이트(121)는 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 하부 게이트(121)는 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐(W), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 하부 게이트(121)는 티타늄질화물 단독으로 형성될 수 있다. 또한, 하부 게이트(121)는 티타늄질화물과 텅스텐의 스택(즉, TiN/W)으로 형성될 수 있다.
다른 실시예에서, 하부 게이트(121)는 고일함수(High workfunction)를 가질 수 있다. 여기서, 고일함수란 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 지칭한다. 저일함수는 실리콘의 미드갭일함수보다 낮은 일함수를 지칭한다. 부연 설명하면, 고일함수는 4.5eV보다 높은 일함수를 갖고, 저일함수는 4.5eV보다 낮은 일함수를 가질 수 있다. 하부 게이트(121)는 P형 폴리실리콘 또는 질소 리치 티타늄질화물(Nitrogen rich TiN)을 포함할 수 있다.
다른 실시예에서, 하부 게이트(121)는 증가된 고일함수를 가질 수 있다. 하부 게이트(121)는 금속실리콘질화물을 포함할 수 있다. 금속실리콘질화물은 금속질화물에 실리콘이 도핑될 수 있다. 하부 게이트(121)는 실리콘의 함량이 조절된 금속실리콘질화물을 포함할 수 있다. 예컨대, 하부 게이트(121)는 탄탈륨실리콘질화물(TaSiN) 또는 티타늄실리콘질화물(TiSiN)을 포함할 수 있다. 티타늄질화물은 고일함수를 갖고, 티타늄질화물의 일함수를 더욱 증가시키기 위해, 티타늄질화물에 실리콘이 함유될 수 있다. 티타늄실리콘질화물은 증가된 고일함수를 갖기 위해, 실리콘의 함량이 조절될 수 있다. 증가된 고일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량(atomic percent; at%)은 21at% 이하일 수 있다. 비교예로서, 저일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량은 30at% 이상일 수 있다.
상부 게이트(122)는 하부 게이트(121) 상에 형성될 수 있고, 상부 게이트(122)의 상부 표면은 활성영역(104)의 상부 표면보다 낮은 레벨일 수 있다. 상부 게이트(122)는 트렌치(105)의 중간부를 부분적으로 채우는 형상일 수 있다. 상부 게이트(122)와 하부 게이트(121)는 동일 물질이거나 서로 다른 물질일 수 있다.
상부 게이트(122)는 게이트시트저항을 낮추기 위해 저저항 물질일 수 있다. 상부 게이트(122)는 금속-베이스 물질일 수 있다. 상부 게이트(122)는 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 상부 게이트(122)는 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 상부 게이트(UB)는 티타늄질화물 단독으로 형성될 수 있다. 또한, 상부 게이트(122)는 티타늄질화물과 텅스텐의 스택(즉, TiN/W)으로 형성될 수 있다. 일부 실시예에서, 하부 게이트(121)와 상부 게이트(122)는 각각 티타늄질화물 단독으로 형성될 수 있다. 또한, 하부 게이트(121) 및 상부 게이트(122)는 각각 티타늄질화물과 텅스텐의 스택(TiN/W)으로 형성될 수 있다. 상부 게이트(122)는 하부 게이트(121)보다 낮은 높이를 가질 수 있고, 이에 따라 트렌치(105) 내에서 차지하는 하부 게이트(121)의 체적이 더 클 수 있다. 상부 게이트(122)는 하부 게이트(121)보다 작은 폭을 가질 수 있다.
수직형 게이트(123)는 상부 게이트(122)의 양측벽을 커버링할 수 있다. 수직형 게이트(123)는 상부 게이트(122)와 게이트절연층(110) 사이에 위치할 수 있다. 수직형 게이트(123)는 하부 게이트(121)의 양측 상부 에지 표면으로부터 수직하게 연장될 수 있다. 수직형 게이트(123)는 하부 게이트(121)보다 낮은 저일함수(Low workfunction)를 가질 수 있다. 수직형 게이트(123)는 저일함수 금속 또는 N형 폴리실리콘을 포함할 수 있다.
본 실시예에서, 하부 게이트(121) 및 상부 게이트(122)는 저저항 금속-베이스 물질일 수 있고, 수직형 게이트(123)는 저일함수 물질일 수 있다.
캡핑층(130)은 상부 게이트(122) 및 수직형 게이트(123)를 보호하는 역할을 한다. 캡핑층(130)은 상부 게이트(122) 및 수직형 게이트(123) 상에서 트렌치(105)의 상부를 채울 수 있다. 캡핑층(130)의 상부 표면은 제1 및 제2도핑영역(107, 108)의 상부 표면과 동일 레벨에 위치할 수 있다. 캡핑층(130)은 절연물질을 포함할 수 있다. 캡핑층(130)은 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(130)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 캡핑층(130)은 실리콘질화물라이너 및 스핀온절연물질(Spin On Dielectric; SOD)을 포함할 수 있다.
캡핑층(130)의 양측에 하드마스크층(109)이 형성될 수 있다. 하드마스크층(109)은 절연물질일 수 있다. 하드마스크층(109)는 기판(101) 상에 형성될 수 있으며, 활성영역(104) 및 소자분리층(102)을 커버링할 수 있다.
상술한 바에 따르면, 게이트전극(120)은 하부 게이트(121), 상부 게이트(122) 및 수직형 게이트(123)를 포함할 수 있고, 수직형 게이트(123)에 의해 게이트유도드레인누설(GIDL)을 개선할 수 있다.
도 3a 내지 도 3k는 일실시예에 따른 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다. 도 3a 내지 도 3k는 도 2a의 반도체 장치(100)를 형성하는 방법의 일예를 설명하고 있다.
도 3a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(11)을 식각하여, 분리트렌치(13)를 형성한다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
기판(11) 내에 트렌치(15)가 형성된다. 트렌치(15)는 활성영역(14) 및 소자분리층(12)을 횡단하는 라인 형상으로 형성될 수 있다. 트렌치(15)는 하드마스크층(16)을 식각 마스크로 이용한 기판(11)의 식각 공정에 의해 형성될 수 있다. 하드마스크층(16)은 기판(11) 상에 형성될 수 있고, 라인 형상의 오프닝을 가질 수 있다. 하드마스크층(16)은 기판(11)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크층(16)은 TEOS(Tetra-Ethyl-Ortho-Silicate)와 같은 실리콘산화물일 수 있다. 트렌치(15)는 분리트렌치(13)보다 얕게 형성될 수 있다. 트렌치(15)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 다른 실시예의 트렌치(15)의 저부 에지는 곡률을 가질 수 있다.
후속하여, 핀영역(14F)을 형성할 수 있다. 핀영역(14F)을 형성하기 위해, 트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 핀영역(14F)의 구조는 도 2b의 핀영역(104F)을 참조하기로 한다.
도 3b에 도시된 바와 같이, 트렌치(15)의 표면 상에 게이트절연층(17)이 형성될 수 있다. 게이트절연층(17)을 형성하기 전에, 트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다. 게이트절연층(17)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 게이트절연층(17)은 실리콘산화물을 포함할 수 있다. 다른 실시예에서, 게이트절연층(17)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 증착법에 의해 형성되는 게이트절연층(17)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란타늄산화물, 란타늄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 또는 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(17)은 실리콘산화물과 고유전물질의 스택을 포함할 수 있고, 여기서, 고유전물질은 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함할 수 있다.
도 3c에 도시된 바와 같이, 게이트절연층(17) 및 하드마스크층(16) 상에 하부 게이트층(18')이 형성될 수 있다. 하부 게이트층(18')은 게이트절연층(17) 상에서 트렌치(15)를 채울 수 있다. 하부 게이트층(18')은 저저항 금속물질을 포함한다. 하부 게이트층(18')은 텅스텐을 포함할 수 있다. 하부 게이트층(18')은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
다른 실시예에서, 하부 게이트층(18')은 고일함수 물질을 포함할 수 있다. 하부 게이트층(18')은 고일함수 금속 또는 고일함수 폴리실리콘을 포함할 수 있다. 고일함수 폴리실리콘은 P형 폴리실리콘을 포함할 수 있다. 고일함수 금속은 질소 리치 티타늄질화물(Nitrogen-rich TiN)을 포함할 수 있다.
도 3d에 도시된 바와 같이, 트렌치(15) 내부에 하부 게이트(18)가 형성될 수 있다. 하부 게이트(18)를 형성하기 위해, 리세싱 공정(recessing process)이 수행될 수 있다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 에치백 공정은 플라즈마를 이용하여 수행될 수 있다. 하부 게이트(18)은 하부 게이트층(18')의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 하부 게이트(18)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다. 하부 게이트(18)를 형성한 후에, 게이트절연층(17)의 일부 표면들이 노출될 수 있다.
도 3e에 도시된 바와 같이, 하부 게이트(18) 상에 일함수층(19B)이 형성될 수 있다. 일함수층(19B)을 형성하기 위해, 하부 게이트(18) 상에 트렌치(15)를 채우도록 일함수물질(19A)을 증착한 후 일함수물질(19A)의 리세싱 공정을 수행할 수 있다. 일함수물질(19A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 일함수물질(19A)의 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 일함수층(19B)은 일함수물질(19A)의 에치백공정에 의해 형성될 수 있다. 다른 실시예에서, 일함수물질(19A)의 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 일함수층(19B)의 상부 표면은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다.
일함수층(19B)은 하부 게이트(18)보다 낮은 일함수를 가질 수 있다. 일함수층(19B)은 실리콘의 미드갭 일함수보다 작은 일함수를 가질 수 있다. 일함수층(19B)은 저일함수층이라고 지칭할 수 있다. 일함수층(19B)은 저일함수 금속 또는 저일함수 폴리실리콘을 포함할 수 있다. 저일함수 폴리실리콘은 N형 폴리실리콘을 포함할 수 있다. 저일함수 금속은 티타늄 리치 티타늄질화물(Titanium-rich TiN)을 포함할 수 있다. 본 실시예에서, 일함수층(19B)은 N형 불순물이 도핑된 폴리실리콘일 수 있다.
일함수층(19B)을 형성한 후에, 게이트절연층(17)의 일부 표면들이 노출될 수 있다. 일함수층(19B)은 하부 게이트(18) 상에서 트렌치(15)를 부분적으로 채우는 형상일 수 있다.
도 3f에 도시된 바와 같이, 스페이서층(20')이 형성될 수 있다. 스페이서층(20')은 일함수층(19B)의 식각 공정에 대해 선택비를 갖는 물질을 포함할 수 있다. 스페이서층(20')은 일함수층(19B)의 건식 식각에 대해 선택비를 갖는 물질을 포함할 수 있다. 스페이서층(20')은 산화물을 포함할 수 있다. 스페이서층(20')은 실리콘산화물을 포함할 수 있다. 스페이서층(20')은 CFD(Conformal Film Deposition) 산화물 또는 ULTO(Ultra Low Temperature Oxide)를 포함할 수 있다. 스페이서층(20')은 하부 게이트(18)의 상부면, 게이트절연층(17)의 노출부분 및 하드마스크층(16)의 표면을 커버링할 수 있다.
도 3g에 도시된 바와 같이, 스페이서(20)가 형성될 수 있다. 스페이서(20)를 형성하기 위해, 스페이서층(20')을 에치백공정에 의해 식각할 수 있다. 스페이서(20)는 게이트절연층(17)의 노출부분을 커버링할 수 있고, 스페이서(20)의 저면은 일함수층(19B)의 에지측 상부면에 접촉할 수 있다. 스페이서(20)에 의해 일함수층(19B)의 대부분의 상부 표면이 노출될 수 있다. 스페이서(20)의 일부분은 게이트절연층(17)의 노출부분 및 하드마스크층(16)의 표면을 커버링할 수도 있다.
다음으로, 수직형 게이트(19)가 형성될 수 있다. 수직형 게이트(19)는 일함수층(19B)의 식각에 의해 형성될 수 있다. 수직형 게이트(19)는 스페이서(20)를 식각마스크로 이용한 일함수층(19B)의 자기-정렬 식각에 의해 형성될 수 있다. 수직형 게이트(19)는 게이트절연층(17)의 노출부분을 부분적으로 커버링할 수 있다. 수직형 게이트(19)는 하부 게이트(18)의 양측 에지 상부에 위치할 수 있다.
상술한 바와 같이, 스페이서(20)를 이용한 자기-정렬 식각에 의해 수직형 게이트(19)를 형성하므로, 수직형 게이트(19)의 폭 및 높이를 균일하게 형성할 수 있다.
도 3h에 도시된 바와 같이, 스페이서(20)가 제거될 수 있다. 스페이서(20)가 제거된 이후에, 게이트절연층(17)의 일부분이 노출될 수 있다.
다음으로, 상부 게이트층(21')이 형성될 수 있다. 상부 게이트층(21')은 수직형 게이트(19) 사이를 채우도록 하드마스크층(16) 상에 형성될 수 있다. 상부 게이트층(21')은 저저항 물질을 포함할 수 있다. 상부 게이트층(21')은 하부 게이트(18)와 동일 물질로 형성될 수 있다. 상부 게이트층(21')과 하부 게이트(18)는 동일 물질일 수 있다. 상부 게이트층(21')은 금속-베이스 물질을 포함할 수 있다. 상부 게이트층(21')은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 상부 게이트층(21')은 텅스텐, 텅스텐질화물, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 상부 게이트층(21')은 저일함수 금속 또는 저일함수 폴리실리콘을 포함할 수도 있다.
도 3i에 도시된 바와 같이, 상부 게이트(21)를 형성하기 위해, 상부 게이트층(21')의 리세싱 공정을 수행할 수 있다. 상부 게이트층(21')의 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 다른 실시예에서, 상부 게이트층(21')의 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 상부 게이트(21)의 상부 표면은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 상부 게이트(21)는 수직형 게이트(19) 사이를 채울 수 있다. 상부 게이트(21)와 수직형 게이트(19)의 상부 표면은 동일 레벨일 수 있다.
하부 게이트(18), 수직형 게이트(19) 및 상부 게이트(21)는 게이트전극(BG)이 될 수 있다. 하부 게이트(18)와 상부 게이트(21)가 금속-베이스 물질로 형성되는 경우, 게이트전극(BG)에서 차지하는 금속-베이스 물질의 체적을 증가시킬 수 있다. 이에 따라 게이트전극(BG)의 저항을 낮출 수 있다.
도 3j에 도시된 바와 같이, 상부 게이트(21) 상에 캡핑층(22)이 형성된다. 캡핑층(22)은 절연물질을 포함한다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 캡핑층(22)은 ONO(Oxide-Nitride-Oxide) 구조일 수도 있다.
후속하여, 하드마스크층(16)의 상부 표면이 노출되도록 캡핑층(22)의 평탄화가 진행될 수 있다. 이에 따라, 트렌치(15)를 채우는 캡핑층(22)이 잔류할 수 있다.
캡핑층(22)의 저면은 상부 게이트(21) 및 수직형 게이트(19)와 접촉할 수 있다. 캡핑층(22)의 양측벽은 게이트절연층(17) 및 하드마스크층(16)에 접촉할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립 게이트 구조가 형성된다. 매립 게이트 구조는 게이트절연층(17), 게이트전극(BG) 및 캡핑층(22)을 포함할 수 있다. 게이트전극(BG)은 하부 게이트(18), 수직형 게이트(19) 및 상부 게이트(21)를 포함할 수 있다. 상부 게이트(21) 및 수직형 게이트(19)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 위치한다. 상부 게이트(21)는 수직형 게이트(19) 사이를 채울 수 있다. 상부 게이트(21)와 수직형 게이트(19)의 상부 표면은 동일 레벨일 수 있다. 수직형 게이트(19)는 상부 게이트(21) 및 게이트절연층(17)에 직접 접촉할 수 있다.
캡핑층(22) 형성 후에, 도 3k에 도시된 바와 같이, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(23)과 제2도핑영역(24)이 형성된다. 제1도핑영역(23)과 제2도핑영역(24)은 상부 게이트(21) 및 수직형 게이트(19)와 수평하게 오버랩되는 깊이를 가질 수 있다. 하부 게이트(18)는 제1 및 제2도핑영역(23, 24)에 수평하게 오버랩되지 않을 수 있다. 제1 및 제2도핑영역(23, 24)은 제1,2소스/드레인영역이라고 지칭할 수 있다.
제1 및 제2도핑영역(23, 24)을 형성함에 따라, 트렌치(15)의 표면을 따라 채널(도 2a의 106 참조)이 정의될 수 있다.
본 실시예는, 스페이서(20)를 이용한 자기-정렬 식각에 의해 수직형 게이트(19)를 형성할 수 있다. 수직형 게이트(19)를 형성함에 따라 게이트드레인유도누설을 개선할 수 있다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 4의 반도체 장치(200)는 매립 게이트 구조(200G)를 제외한 나머지 구성요소가 도 2a의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 4를 참조하면, 반도체 장치(200)는 매립 게이트 구조(200G), 제1도핑영역(107) 및 제2도핑영역(108)을 포함할 수 있다. 기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 활성영역(104) 내에 제1도핑영역(107) 및 제2도핑영역(108)이 형성될 수 있다. 활성영역(104)과 소자분리층(102)을 가로지르는 트렌치, 즉 트렌치(105)가 형성될 수 있다. 트렌치(105) 내에 매립 게이트 구조(200G)가 형성될 수 있다. 매립 게이트 구조(200G)에 의해 제1도핑영역(107)과 제2도핑영역(108) 사이에 채널(106)이 형성될 수 있다. 채널(106)은 트렌치(105)의 프로파일을 따라 정의될 수 있다.
트렌치(105) 내에 매립 게이트 구조(200G)가 내장될 수 있다. 매립 게이트 구조(200G)는 제1도핑영역(107)과 제2도핑영역(108) 사이의 활성영역(104) 내에 배치되면서 소자분리층(102) 내로 연장될 수 있다. 매립 게이트 구조(200G) 아래의 활성영역(104) 내에 핀영역(104F)이 위치할 수 있다.
매립 게이트 구조(200G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연층(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(120) 및 캡핑층(130)을 포함할 수 있다. 매립 게이트 구조(200G)는 캡핑층(130)과 게이트절연층(110) 사이의 스페이서(140)를 더 포함할 수 있다.
게이트전극(120)은 하부 게이트(121), 상부 게이트(122) 및 수직형 게이트(123)를 포함할 수 있다. 스페이서(140)는 수직형 게이트(123)의 상부면에 직접 접촉할 수 있다. 스페이서(140)는 게이트절연층(110)의 일부분을 커버링할 수 있다.
스페이서(140)의 측벽과 수직형 게이트(123)의 측벽은 자기-정렬될 수 있다. 스페이서(140)는 절연물질을 포함할 수 있다. 스페이서(140)는 산화물을 포함할 수 있다. 스페이서(140)는 CFD 산화물 또는 ULTO를 포함할 수 있다.
도 5a 내지 도 5c는 도 4의 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다. 도 4의 반도체 장치를 형성하는 방법은 도 3a 내지 도 3l에 도시된 방법과 유사할 수 있다.
먼저, 도 3a 내지 도 3g에 도시된 일련의 공정에 의해, 스페이서(20) 및 수직형 게이트(19)를 형성할 수 있다.
다음으로, 도 5a에 도시된 바와 같이, 하부 게이트(18) 및 스페이서(20) 상에서 트렌치(15)를 채우도록 상부 게이트층(21')이 형성될 수 있다. 상부 게이트층(21')은 저저항 물질을 포함할 수 있다. 상부 게이트층(21')은 하부 게이트(18)와 동일 물질로 형성될 수 있다. 상부 게이트층(21')과 하부 게이트(18)는 동일 물질일 수 있다. 상부 게이트층(21')은 금속-베이스 물질을 포함할 수 있다. 상부 게이트층(21')은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 상부 게이트층(21')은 텅스텐, 텅스텐질화물, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 상부 게이트층(21')은 저일함수 금속 또는 저일함수 폴리실리콘을 포함할 수도 있다.
도 5b에 도시된 바와 같이, 상부 게이트(21)를 형성하기 위해, 상부 게이트층(21')의 리세싱 공정을 수행할 수 있다. 상부 게이트층(21')의 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 다른 실시예에서, 상부 게이트층(21')의 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 상부 게이트(21)의 상부 표면은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 상부 게이트(21)는 수직형 게이트(19) 사이를 채울 수 있다. 상부 게이트(21)와 수직형 게이트(19)의 상부 표면은 동일 레벨일 수 있다.
도 5c에 도시된 바와 같이, 상부 게이트(21) 상에 캡핑층(22)이 형성된다. 캡핑층(22)은 절연물질을 포함한다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 캡핑층(22)은 ONO(Oxide-Nitride-Oxide) 구조일 수도 있다. 캡핑층(22)은 하드마스크층(16)의 표면이 노출되도록 평탄화될 수 있다.
캡핑층(22)의 저면은 상부 게이트(21) 및 수직형 게이트(19)와 접촉할 수 있다. 캡핑층(22)의 양측벽은 스페이서(20)에 접촉할 수 있다. 캡핑층(22)과 게이트절연층(17) 사이에 스페이서(20)이 형성될 수 있다. 스페이서(20)의 하부면은 수직형 게이트(19)의 상부면에 접촉할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립 게이트 구조가 형성된다. 매립 게이트 구조는 게이트절연층(17), 게이트전극(BG), 스페이서(20) 및 캡핑층(22)을 포함할 수 있다. 게이트전극(BG)은 하부 게이트(18), 수직형 게이트(19) 및 상부 게이트(21)를 포함할 수 있다. 상부 게이트(21) 및 수직형 게이트(19)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 위치한다.
캡핑층(22) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(23)과 제2도핑영역(24)이 형성된다. 제1도핑영역(23)과 제2도핑영역(24)은 상부 게이트(21) 및 수직형 게이트(19)와 수평하게 오버랩되는 깊이를 가질 수 있다. 하부 게이트(18)는 제1 및 제2도핑영역(23, 24)에 수평하게 오버랩되지 않을 수 있다. 제1 및 제2도핑영역(23, 24)은 소스/드레인영역이라고 지칭할 수 있다.
도 6a 및 도 6b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6a의 반도체 장치(300)는 매립 게이트 구조(300G)를 제외한 나머지 구성요소가 도 2a의 반도체 장치(100)와 유사할 수 있다. 도 6b의 반도체 장치(301)는 매립 게이트 구조(301G)를 제외한 나머지 구성요소가 도 4의 반도체 장치(200)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 6a를 참조하면, 반도체 장치(300)는 매립 게이트 구조(300G), 제1도핑영역(107) 및 제2도핑영역(108)을 포함할 수 있다. 기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 활성영역(104) 내에 제1도핑영역(107) 및 제2도핑영역(108)이 형성될 수 있다. 활성영역(104)과 소자분리층(102)을 가로지르는 트렌치, 즉 트렌치(105)가 형성될 수 있다. 트렌치(105) 내에 매립 게이트 구조(300G)가 형성될 수 있다. 매립 게이트 구조(300G)에 의해 제1도핑영역(107)과 제2도핑영역(108) 사이에 채널(106)이 형성될 수 있다. 채널(106)은 트렌치(105)의 프로파일을 따라 정의될 수 있다.
트렌치(105) 내에 매립 게이트 구조(300G)가 내장될 수 있다. 매립 게이트 구조(300G)는 제1도핑영역(107)과 제2도핑영역(108) 사이의 활성영역(104) 내에 배치되면서 소자분리층(102) 내로 연장될 수 있다. 매립 게이트 구조(300G) 아래의 활성영역(104) 내에 핀영역(104F)이 위치할 수 있다.
매립 게이트 구조(300G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연층(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(320) 및 캡핑층(130)을 포함할 수 있다.
게이트전극(320)은 하부 게이트(321), 상부 게이트(322) 및 수직형 게이트(323)를 포함할 수 있다. 상부 게이트(322) 및 수직형 게이트(323)는 도 2a의 상부 게이트(122) 및 수직형 게이트(123)에 대응할 수 있다.
하부 게이트(321)는 배리어층(324) 및 저저항 게이트전극(325)을 포함할 수 있다. 배리어층(324)은 게이트절연층(110)의 표면 상에 컨포멀하게 형성될 수 있다. 배리어층(324)은 금속-베이스 물질을 포함할 수 있다. 배리어층(324)은 금속질화물을 포함할 수 있다. 배리어층(324)은 티타늄질화물 또는 탄탈륨질화물을 포함할 수 있다. 저저항 게이트전극(325)은 배리어층(324)에서 트렌치(105)의 하부를 채울 수 있다. 저저항 게이트전극(325)은 저저항 금속, 예를 들어 텅스텐을 포함할 수 있다. 배리어층(324)이 티타늄질화물을 포함하고, 저저항 게이트전극(325)이 텅스텐을 포함하는 경우, 하부 게이트(321)는 TiN/W 스택일 수 있다. 상부 게이트(322)는 텅스텐 또는 타늄질화물을 포함할 수 있다. 수직형 게이트(323)는 저일함수 물질, 예를 들어, N형 폴리실리콘을 포함할 수 있다.
도 6b를 참조하면, 반도체 장치(301)는 매립 게이트 구조(301G), 제1도핑영역(107) 및 제2도핑영역(108)을 포함할 수 있다. 기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 활성영역(104) 내에 제1도핑영역(107) 및 제2도핑영역(108)이 형성될 수 있다. 활성영역(104)과 소자분리층(102)을 가로지르는 트렌치, 즉 트렌치(105)가 형성될 수 있다. 트렌치(105) 내에 매립 게이트 구조(301G)가 형성될 수 있다. 매립 게이트 구조(301G)에 의해 제1도핑영역(107)과 제2도핑영역(108) 사이에 채널(106)이 형성될 수 있다. 채널(106)은 트렌치(105)의 프로파일을 따라 정의될 수 있다.
트렌치(105) 내에 매립 게이트 구조(301G)가 내장될 수 있다. 매립 게이트 구조(301G)는 제1도핑영역(107)과 제2도핑영역(108) 사이의 활성영역(104) 내에 배치되면서 소자분리층(102) 내로 연장될 수 있다. 매립 게이트 구조(301G) 아래의 활성영역(104) 내에 핀영역(104F)이 위치할 수 있다.
매립 게이트 구조(301G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연층(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(320) 및 캡핑층(130)을 포함할 수 있다. 매립 게이트 구조(301G)는 캡핑층(130)과 게이트절연층(110) 사이의 스페이서(140)를 더 포함할 수 있다.
게이트전극(320)은 하부 게이트(321), 상부 게이트(322) 및 수직형 게이트(323)를 포함할 수 있다. 스페이서(140)는 수직형 게이트(323)의 상부면에 직접 접촉할 수 있다. 스페이서(140)의 측벽과 수직형 게이트(323)의 측벽은 자기-정렬될 수 있다. 스페이서(140)는 절연물질을 포함할 수 있다. 스페이서(140)는 산화물을 포함할 수 있다. 스페이서(140)는 CFD 산화물 또는 ULTO를 포함할 수 있다.
하부 게이트(321)는 배리어층(324) 및 저저항 게이트전극(325)을 포함할 수 있다. 배리어층(324)은 게이트절연층(110)의 표면 상에 컨포멀하게 형성될 수 있다. 배리어층(324)은 금속-베이스 물질을 포함할 수 있다. 배리어층(324)은 금속질화물을 포함할 수 있다. 배리어층(324)은 티타늄질화물 또는 탄탈륨질화물을 포함할 수 있다. 저저항 게이트전극(325)은 배리어층(324)에서 트렌치(105)의 하부를 채울 수 있다. 저저항 게이트전극(325)은 텅스텐을 포함할 수 있다. 배리어층(324)이 티타늄질화물을 포함하고, 저저항 게이트전극(325)이 텅스텐을 포함하는 경우, 하부 게이트(321)는 TiN/W 스택일 수 있다. 상부 게이트(322)는 텅스텐 또는 타늄질화물을 포함할 수 있다. 수직형 게이트(323)는 저일함수 물질, 예를 들어, N형 폴리실리콘을 포함할 수 있다.
도 7a 내지 도 7g는 다른 실시예에 따른 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다. 도 7a 내지 도 7g는 도 6a의 반도체 장치(300)를 형성하는 방법의 일예를 설명하고 있다.
도 7a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(11)을 식각하여, 분리트렌치(13)를 형성한다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
기판(11) 내에 트렌치(15)가 형성된다. 트렌치(15)는 활성영역(14) 및 소자분리층(12)을 횡단하는 라인 형상으로 형성될 수 있다. 트렌치(15)는 하드마스크층(16)을 식각 마스크로 이용한 기판(11)의 식각 공정에 의해 형성될 수 있다. 하드마스크층(16)은 기판(11) 상에 형성될 수 있고, 라인 형상의 오프닝을 가질 수 있다. 하드마스크층(16)은 기판(11)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크층(16)은 TEOS와 같은 실리콘산화물일 수 있다. 트렌치(15)는 분리트렌치(13)보다 얕게 형성될 수 있다. 트렌치(15)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 다른 실시예의 트렌치(15)의 저부 에지는 곡률을 가질 수 있다.
후속하여, 핀영역(14F)을 형성할 수 있다. 핀영역(14F)을 형성하기 위해, 트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 핀영역(14F)의 구조는 도 2b의 핀영역(104F)을 참조하기로 한다.
다음으로, 트렌치(15)의 표면 상에 게이트절연층(17)이 형성될 수 있다. 게이트절연층(17)을 형성하기 전에, 트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(17)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 게이트절연층(17)은 실리콘산화물을 포함할 수 있다.
다른 실시예에서, 게이트절연층(17)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 증착법에 의해 형성되는 게이트절연층(17)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란타늄산화물, 란타늄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 또는 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(17)은 산소원자면밀도가 높은 물질을 포함할 수 있다.
다음으로, 게이트절연층(17) 및 하드마스크층(16) 상에 배리어물질(18A')이 형성될 수 있다. 배리어물질(18A')은 게이트절연층(17)의 표면 상에 컨포멀하게 형성될 수 있다. 배리어물질(18A')은 금속-베이스 물질을 포함할 수 있다. 배리어물질(18A')은 금속질화물을 포함할 수 있다. 배리어물질(18A')은 티타늄질화물 또는 탄탈륨질화물을 포함할 수 있다. 배리어물질(18A')은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다.
다음으로, 배리어물질(18A') 상에 저저항 금속물질(18B')이 형성될 수 있다. 저저항 금속물질(18B')은 배리어물질(18A') 상에서 트렌치(15)를 채울 수 있다. 저저항 금속물질(18B')은 저저항 금속을 포함한다. 저저항 금속물질(18B')은 텅스텐을 포함할 수 있다. 저저항 금속물질(18B')은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 7b에 도시된 바와 같이, 트렌치(15) 내부에 하부 게이트(18)가 형성될 수 있다. 하부 게이트(18)는 배리어층(18A) 및 저저항 금속층(18B)을 포함할 수 있다. 배리어층(18A) 및 저저항 금속층(18B)을 형성하기 위해, 리세싱 공정(recessing process)이 수행될 수 있다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 에치백 공정은 플라즈마를 이용하여 수행될 수 있다. 배리어층(18A)은 배리어물질(18A')의 에치백공정에 의해 형성될 수 있다. 저저항 금속층(18B)은 저저항 금속물질(18B')의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 배리어층(18A)과 저저항 금속층(18B)의 상부 표면 높이는 동일 레벨일 수 있다.
배리어층(18A)과 저저항 금속층(18B)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다. 배리어층(18A)은 도 6a의 배리어층(324)에 대응할 수 있고, 저저항 금속층(18B)은 도 6a의 저저항 게이트전극(325)에 대응할 수 있다.
도 7c에 도시된 바와 같이, 하부 게이트(18) 상에 일함수층(19B)이 형성될 수 있다. 일함수층(19B)을 형성하기 위해, 하부 게이트(18) 상에 트렌치(15)를 채우도록 일함수물질(19A)을 증착한 후 일함수물질(19A)의 리세싱 공정을 수행할 수 있다. 일함수물질(19A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 일함수물질(19A)의 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 일함수층(19B)은 일함수물질(19A)의 에치백공정에 의해 형성될 수 있다. 다른 실시예에서, 일함수물질(19A)의 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 일함수층(19B)의 상부 표면은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다.
일함수층(19B)은 실리콘의 미드갭 일함수보다 작은 일함수를 가질 수 있다. 일함수층(19B)은 저일함수 금속 또는 저일함수 폴리실리콘을 포함할 수 있다. 저일함수 폴리실리콘은 N형 폴리실리콘을 포함할 수 있다. 저일함수 금속은 티타늄 리치 티타늄질화물(Titanium-rich TiN)을 포함할 수 있다. 본 실시예에서, 일함수층(19B)은 N형 불순물이 도핑된 폴리실리콘일 수 있다.
일함수층(19B)을 형성한 후에, 게이트절연층(17)의 일부 표면들이 노출될 수 있다. 일함수층(19B)은 하부 게이트(18) 상에서 트렌치(15)를 부분적으로 채우는 형상일 수 있다.
도 7d에 도시된 바와 같이, 스페이서(20)가 형성될 수 있다. 스페이서(20)를 형성하기 위해 스페이서층의 증착 및 스페이서층의 에치백 공정이 수행될 수 있다. 스페이서(20)는 게이트절연층(17)의 노출부분을 커버링할 수 있고, 스페이서(20)의 저면은 일함수층(19B)의 에지측 상부면에 접촉할 수 있다. 스페이서(20)에 의해 일함수층(19B)의 대부분의 상부 표면이 노출될 수 있다. 스페이서(20)의 일부분은 게이트절연층(17)의 노출부분 및 하드마스크층(16)의 표면을 커버링할 수도 있다.
다음으로, 수직형 게이트(19)가 형성될 수 있다. 수직형 게이트(19)는 일함수층(19B)의 식각에 의해 형성될 수 있다. 수직형 게이트(19)는 스페이서(20)를 식각마스크로 이용한 일함수층(19B)의 자기-정렬 식각에 의해 형성될 수 있다. 수직형 게이트(19)는 게이트절연층(17)의 노출부분을 부분적으로 커버링할 수 있다. 수직형 게이트(19)는 하부 게이트(18)의 양측 에지 상부에 위치할 수 있다.
상술한 바와 같이, 스페이서(20)를 이용한 자기-정렬 식각에 의해 수직형 게이트(19)를 형성하므로, 수직형 게이트(19)의 폭 및 높이를 균일하게 형성할 수 있다.
도 7e에 도시된 바와 같이, 스페이서(20)가 제거될 수 있다. 수직형 게이트(19) 사이를 채우도록 하부 게이트(18) 및 하드마스크층(16) 상에 상부 게이트층(21')이 형성될 수 있다. 상부 게이트층(21')은 저저항 물질을 포함할 수 있다. 상부 게이트층(21')은 하부 게이트(18)와 동일 물질로 형성될 수 있다. 상부 게이트층(21')과 하부 게이트(18)는 동일 물질일 수 있다. 상부 게이트층(21')은 금속-베이스 물질을 포함할 수 있다. 상부 게이트층(21')은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 상부 게이트층(21')은 텅스텐, 텅스텐질화물, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 상부 게이트층(21')은 저일함수 금속 또는 저일함수 폴리실리콘을 포함할 수도 있다.
도 7f에 도시된 바와 같이, 상부 게이트(21)를 형성하기 위해, 상부 게이트층(21')의 리세싱 공정을 수행할 수 있다. 상부 게이트층(21')의 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 다른 실시예에서, 상부 게이트층(21')의 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 상부 게이트(21)의 상부 표면은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 상부 게이트(21)는 수직형 게이트(19) 사이를 채울 수 있다. 상부 게이트(21)와 수직형 게이트(19)의 상부 표면은 동일 레벨일 수 있다.
하부 게이트(18), 수직형 게이트(19) 및 상부 게이트(21)는 게이트전극(BG)이 될 수 있다. 하부 게이트(18)와 상부 게이트(21)가 금속-베이스 물질로 형성되는 경우, 게이트전극(BG)에서 차지하는 금속-베이스 물질의 체적을 증가시킬 수 있다. 이에 따라 게이트전극(BG)의 저항을 낮출 수 있다.
도 7g에 도시된 바와 같이, 상부 게이트(21) 상에 캡핑층(22)이 형성된다. 캡핑층(22)은 절연물질을 포함한다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 캡핑층(22)은 ONO(Oxide-Nitride-Oxide) 구조일 수도 있다. 캡핑층(22)의 저면은 상부 게이트(21) 및 수직형 게이트(19)와 접촉할 수 있다. 캡핑층(22)의 양측벽은 게이트절연층(17) 및 하드마스크층(16)에 접촉할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립 게이트 구조가 형성된다. 매립 게이트 구조는 게이트절연층(17), 게이트전극(BG) 및 캡핑층(22)을 포함할 수 있다. 매립게이트전극(BG)은 하부 게이트(18), 수직형 게이트(19) 및 상부 게이트(21)를 포함할 수 있다. 상부 게이트(21) 및 수직형 게이트(19)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 위치한다. 상부 게이트(21)는 수직형 게이트(19) 사이를 채울 수 있다. 상부 게이트(21)와 수직형 게이트(19)의 상부 표면은 동일 레벨일 수 있다.
캡핑층(22) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(23)과 제2도핑영역(24)이 형성된다. 제1도핑영역(23)과 제2도핑영역(24)은 상부 게이트(21) 및 수직형 게이트(19)와 수평하게 오버랩되는 깊이를 가질 수 있다. 하부 게이트(18)는 제1 및 제2도핑영역(23, 24)에 수평하게 오버랩되지 않을 수 있다. 제1 및 제2도핑영역(23, 24)은 제1,2소스/드레인영역이라고 지칭할 수 있다.
도 8a 내지 도 8c는 도 6b의 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다. 도 6b의 반도체 장치를 형성하는 방법은 도 7a 내지 도 7g에 도시된 방법과 유사할 수 있다.
먼저, 도 7a 내지 도 7d에 도시된 일련의 공정에 의해, 스페이서(20) 및 수직형 게이트(19)를 형성할 수 있다.
다음으로, 도 8a에 도시된 바와 같이, 하부 게이트(18) 및 스페이서(20) 상에서 트렌치(15)를 채우도록 상부 게이트층(21')이 형성될 수 있다. 상부 게이트층(21')은 저저항 물질을 포함할 수 있다. 상부 게이트층(21')은 하부 게이트(18)와 동일 물질로 형성될 수 있다. 상부 게이트층(21')과 하부 게이트(18)는 동일 물질일 수 있다. 상부 게이트층(21')은 금속-베이스 물질을 포함할 수 있다. 상부 게이트층(21')은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 상부 게이트층(21')은 텅스텐, 텅스텐질화물, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 상부 게이트층(21')은 저일함수 금속 또는 저일함수 폴리실리콘을 포함할 수도 있다.
도 8b에 도시된 바와 같이, 상부 게이트(21)를 형성하기 위해, 상부 게이트층(21')의 리세싱 공정을 수행할 수 있다. 상부 게이트층(21')의 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 다른 실시예에서, 상부 게이트층(21')의 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 상부 게이트(21)의 상부 표면은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 상부 게이트(21)는 수직형 게이트(19) 사이를 채울 수 있다. 상부 게이트(21)와 수직형 게이트(19)의 상부 표면은 동일 레벨일 수 있다.
하부 게이트(18), 수직형 게이트(19) 및 상부 게이트(21)는 게이트전극(BG)이 될 수 있다.
도 8c에 도시된 바와 같이, 상부 게이트(21) 상에 캡핑층(22)이 형성된다. 캡핑층(22)은 절연물질을 포함한다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 캡핑층(22)은 ONO(Oxide-Nitride-Oxide) 구조일 수도 있다. 캡핑층(22)의 저면은 상부 게이트(21) 및 수직형 게이트(19)와 접촉할 수 있다. 캡핑층(22)의 양측벽은 스페이서층(20)에 접촉할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립 게이트 구조가 형성된다. 매립 게이트 구조는 게이트절연층(17), 게이트전극(BG), 스페이서(20) 및 캡핑층(22)을 포함할 수 있다. 게이트전극(BG)은 하부 게이트(18), 수직형 게이트(19) 및 상부 게이트(21)를 포함할 수 있다. 상부 게이트(21) 및 수직형 게이트(19)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 위치한다.
캡핑층(22) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(23)과 제2도핑영역(24)이 형성된다. 제1도핑영역(23)과 제2도핑영역(24)은 상부 게이트(21) 및 수직형 게이트(19)와 수평하게 오버랩되는 깊이를 가질 수 있다. 하부 게이트(18)는 제1 및 제2도핑영역(23, 24)에 수평하게 오버랩되지 않을 수 있다. 제1 및 제2도핑영역(23, 24)은 소스/드레인영역이라고 지칭할 수 있다.
도 9a 및 도 9b는 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 9a 및 도 9b의 반도체 장치(400, 401)는 매립 게이트 구조(400G, 401G)를 제외한 나머지 구성요소가 도 2a의 반도체 장치(100) 및 도 6a의 반도체 장치(300)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 9a를 참조하면, 반도체 장치(400)는 매립 게이트 구조(400G)를 포함할 수 있다.
매립게이트구조(400G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연구조물(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(420) 및 캡핑층(130)을 포함할 수 있다. 게이트전극(420)은 하부 게이트(421), 상부 게이트(422) 및 수직형 게이트(423)를 포함할 수 있다. 하부 게이트(421)는 제1배리어층(424) 및 저저항 게이트전극(425)을 포함할 수 있다. 수직형 게이트(423)와 제1배리어층(424) 사이에 제2배리어층(426)이 형성될 수 있다.
제1배리어층(424) 및 저저항 게이트전극(425)은 도 6a의 배리어층(324) 및 저저항 게이트전극(324)에 대응될 수 있다. 예를 들어, 저저항 게이트전극(425)은 텅스텐(W)으로 형성될 수 있고, 제1배리어층(424)은 티타늄질화물(TiN)로 형성될 수 있다. 따라서, 하부 게이트(421)는 'TiN/W 스택'을 포함할 수 있다. 상부 게이트(422)는 텅스텐을 포함할 수 있고, 수직형 게이트(423)는 N형 폴리실리콘을 포함할 수 있다.
제2배리어층(426)은 제1배리어층(424) 상에 형성될 수 있다. 제2배리어층(426)은 제1배리어층(424)과 수직형 게이트(423) 사이에 형성될 수 있고, 아울러 게이트절연층(110)과 상부 게이트(422) 사이에 형성될 수 있다. 제1배리어층(424)과 제2배리어층(426)은 동일 물질이거나 서로 다른 물질일 수 있다. 제2배리어층(426)은 금속질화물을 포함할 수 있다.
제2배리어층(426)과 수직형 게이트(423)의 두께는 동일할 수 있다. 제2배리어층(426)의 두께는 수직형 게이트(423)의 두께에 따라 다양하게 변형될 수 있다. 수직형 게이트(423), 제1배리어층(424) 및 제2배리어층(426)은 동일한 두께일 수 있다.
후술하겠지만, 제2배리어층(426)은 플라즈마질화에 의해 형성될 수 있다. 예를 들어, 저저항 게이트전극(425) 및 제1배리어층(424)의 상부 표면을 플라즈마질화에 노출시켜 제2배리어층(426)을 형성할 수 있다.
도 9b의 반도체 장치(401)는 매립 게이트 구조(401G)를 제외한 나머지 구성요소가 도 9a의 반도체 장치(400)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 9b에 도시된 바와 같이, 매립게이트구조(401G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연구조물(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(420) 및 캡핑층(130)을 포함할 수 있다. 게이트전극(420)은 하부 게이트(421), 상부 게이트(422) 및 수직형 게이트(423)를 포함할 수 있다. 하부 게이트(421)는 제1배리어층(424) 및 저저항 게이트전극(425)을 포함할 수 있다. 수직형 게이트(423)와 제1배리어층(424) 사이에 제2배리어층(426)이 형성될 수 있다. 매립 게이트구조(401G)는 수직형 게이트(423) 상에 수직하게 연장된 스페이서(140)를 더 포함할 수 있다.
도 10a 및 도 10b는 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 10a 및 도 10b의 반도체 장치(500, 501)는 매립 게이트 구조(500G, 501G)를 제외한 나머지 구성요소가 도 9a의 반도체 장치(400) 및 도 9b의 반도체 장치(401)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 10a를 참조하면, 반도체 장치(500)는 매립 게이트 구조(500G)를 포함할 수 있다.
매립게이트구조(500G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연구조물(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(420) 및 캡핑층(130)을 포함할 수 있다. 게이트전극(420)은 하부 게이트(421), 상부 게이트(422) 및 수직형 게이트(423')를 포함할 수 있다. 하부 게이트(421)는 제1배리어층(424) 및 저저항 게이트전극(425)을 포함할 수 있다. 수직형 게이트(423')와 제1배리어층(424) 사이에 제2배리어층(426')이 형성될 수 있다. 저저항 게이트전극(425)은 텅스텐(W)으로 형성될 수 있고, 제1배리어층(424)은 티타늄질화물(TiN)로 형성될 수 있다. 따라서, 하부 게이트(421)는 'TiN/W 스택'을 포함할 수 있다. 상부 게이트(422)는 텅스텐을 포함할 수 있고, 수직형 게이트(423')는 N형 폴리실리콘을 포함할 수 있다.
제2배리어층(426')은 제1배리어층(424) 상에 형성될 수 있다. 제2배리어층(426')은 제1배리어층(424)과 수직형 게이트(423') 사이에 형성될 수 있고, 아울러 게이트절연층(110)과 상부 게이트(422) 사이에 형성될 수 있다. 제1배리어층(424)과 제2배리어층(426')은 동일 물질이거나 서로 다른 물질일 수 있다. 제2배리어층(426')은 금속질화물을 포함할 수 있다.
제2배리어층(426')과 수직형 게이트(423')의 두께는 동일할 수 있다. 제2배리어층(426')의 두께는 수직형 게이트(423')의 두께에 따라 다양하게 변형될 수 있다. 수직형 게이트(423') 및 제2배리어층(426')의 두께는 제1배리어층(424)보다 얇을 수 있다. 상부 게이트(422)는 저저항 게이트전극(425)보다 더 큰 폭을 가질 수 있다.
제2배리어층(426')은 플라즈마질화에 의해 형성될 수 있다. 예를 들어, 저저항 게이트전극(425) 및 제1배리어층(424)의 상부 표면을 플라즈마질화에 노출시켜 제2배리어층(426')을 형성할 수 있다.
도 10b의 반도체 장치(501)는 매립 게이트 구조(501G)를 제외한 나머지 구성요소가 도 10a의 반도체 장치(500)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 10b에 도시된 바와 같이, 매립게이트구조(501G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연구조물(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(420) 및 캡핑층(130)을 포함할 수 있다. 게이트전극(420)은 하부 게이트(421), 상부 게이트(422) 및 수직형 게이트(423')를 포함할 수 있다. 하부 게이트(421)는 제1배리어층(424) 및 저저항 게이트전극(425)을 포함할 수 있다. 수직형 게이트(423')와 제1배리어층(424) 사이에 제2배리어층(426')이 형성될 수 있다. 매립 게이트구조(501G)는 수직형 게이트(423') 상에 수직하게 연장된 스페이서(140)를 더 포함할 수 있다.
도 11a 및 도 11b는 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 11a 및 도 11b의 반도체 장치(600, 601)는 매립 게이트 구조(600G, 601G)를 제외한 나머지 구성요소가 도 9a의 반도체 장치(400) 및 도 9b의 반도체 장치(401)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 11a를 참조하면, 반도체 장치(600)는 매립 게이트 구조(600G)를 포함할 수 있다.
매립게이트구조(600G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연구조물(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(420) 및 캡핑층(130)을 포함할 수 있다. 게이트전극(420)은 하부 게이트(421), 상부 게이트(422) 및 수직형 게이트(423")를 포함할 수 있다. 하부 게이트(421)는 제1배리어층(424) 및 저저항 게이트전극(425)을 포함할 수 있다. 수직형 게이트(423")와 제1배리어층(424) 사이에 제2배리어층(426")이 형성될 수 있다. 저저항 게이트전극(425)은 텅스텐(W)으로 형성될 수 있고, 제1배리어층(424)은 티타늄질화물(TiN)로 형성될 수 있다. 따라서, 하부 게이트(421)는 'TiN/W 스택'을 포함할 수 있다. 상부 게이트(422)는 텅스텐을 포함할 수 있고, 수직형 게이트(423")는 N형 폴리실리콘을 포함할 수 있다.
제2배리어층(426")은 제1배리어층(424) 상에 형성될 수 있다. 제2배리어층(426")은 제1배리어층(424)과 수직형 게이트(423") 사이에 형성될 수 있다. 제1배리어층(424)과 제2배리어층(426")은 동일 물질이거나 서로 다른 물질일 수 있다. 제2배리어층(426")은 금속질화물을 포함할 수 있다.
제2배리어층(426")과 수직형 게이트(423")의 두께는 동일할 수 있다. 제2배리어층(426")의 두께는 수직형 게이트(423"')의 두께에 따라 다양하게 변형될 수 있다. 수직형 게이트(423") 및 제2배리어층(426")의 두께는 제1배리어층(424)보다 두꺼울 수 있다. 상부 게이트(422)는 저저항 게이트전극(425)보다 더 작은 폭을 가질 수 있다.
제2배리어층(426")은 플라즈마질화에 의해 형성될 수 있다. 예를 들어, 저저항 게이트전극(425) 및 제1배리어층(424)의 상부 표면을 플라즈마질화에 노출시켜 제2배리어층(426")을 형성할 수 있다.
도 11b의 반도체 장치(601)는 매립 게이트 구조(601G)를 제외한 나머지 구성요소가 도 11a의 반도체 장치(600)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 11b에 도시된 바와 같이, 매립게이트구조(601G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연구조물(110), 게이트절연층(110) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극(420) 및 캡핑층(130)을 포함할 수 있다. 게이트전극(420)은 하부 게이트(421), 상부 게이트(422) 및 수직형 게이트(423")를 포함할 수 있다. 하부 게이트(421)는 제1배리어층(424) 및 저저항 게이트전극(425)을 포함할 수 있다. 수직형 게이트(423")와 제1배리어층(424) 사이에 제2배리어층(426")이 형성될 수 있다. 매립 게이트구조(601G)는 수직형 게이트(423") 상에 수직하게 연장된 스페이서(140)를 더 포함할 수 있다.
도 9a 내지 도 11b에 도시된 바와 같이, 제2배리어층(426, 426', 426")은 제1배리어층(424)의 상부에 형성될 수 있다. 제1배리어층(424)이 티타늄질화물을 포함하는 경우, 제2배리어층(426, 426', 426")은 질소 리치 티타늄질화물을 포함할 수 있다.
도 11b를 다시 참조하면, 제2배리어층(426")의 일부는 저저항 게이트전극(425)의 상부 에지에 접촉할 수 있다. 이에 따라, 제2배리어층(426")의 일부는 저저항 게이트전극(425)의 상부 표면을 플라즈마질화에 노출시켜 형성된 부분을 포함할 수 있다. 저저항 게이트전극(425)이 텅스텐을 포함하는 경우, 제2배리어층(426")의 일부는 텅스텐질화물을 포함할 수 있다. 결국, 제2배리어층(426")은 질소 리치 티타늄질화물과 텅스텐질화물의 화합물을 포함할 수 있다.
다른 실시예에서, 제2배리어층(426, 426', 426")은 플라즈마산화에 의해 형성될 수도 있다.
도 12a 내지 도 12f는 도 9a의 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다. 도 12a 내지 도 12f에 도시된 방법은 도 7a 내지 도 7g에 도시된 방법과 유사할 수 있다.
먼저, 도 7a 내지 도 7d에 도시된 방법에 의해, 제1배리어층(18A) 및 저저항 금속층(18B)을 포함하는 하부 게이트(18)를 형성할 수 있다.
다음으로, 도 12a에 도시된 바와 같이, 플라즈마처리(31)가 수행될 수 있다. 플라즈마처리(31)는 질소함유가스 또는 산소함유가스 분위기에서 수행될 수 있다. 플라즈마처리(31)는 플라즈마질화 또는 플라즈마산화를 포함할 수 있다.
플라즈마처리(31)에 의해 하부 게이트(18)의 상부 표면(31N)이 개질될 수 있다. 예를 들어, 플라즈마질화에 의해 하부 게이트(18)의 상부 표면(31N)이 질화될 수 있다.
이와 같은 플라즈마처리(31)가 수행된 이후에, 도 12b에 도시된 바와 같이, 제2배리어층(32')이 형성될 수 있다. 제2배리어층(32')은 하부 게이트(18)의 상부 표면이 질화된 부분일 수 있다. 제2배리어층(32')은 하부 게이트(18)의 표면 질화물일 수 있다. 저저항 금속층(18B)이 텅스텐을 포함하는 경우, 제2배리어층(32')의 일부는 텅스텐질화물(32W)을 포함할 수 있다. 제1배리어층(18A)이 티타늄질화물을 포함하는 경우, 제2배리어층(32')의 다른 일부는 질소 리치 티타늄질화물(32N)을 포함할 수 있다.
위와 같이, 제2배리어층(32')은 하부 게이트(18)의 상부 표면에만 선택적으로 형성될 수 있다.
도 12c에 도시된 바와 같이, 제2배리어층(32') 상에 일함수층(19B)이 형성될 수 있다. 일함수층(19B)을 형성하기 위해, 제2배리어층(32') 상에 트렌치(15)를 채우도록 저일함수물질(도시 생략)을 증착한 후 저일함수물질의 리세싱 공정을 수행할 수 있다. 저일함수물질은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 저일함수물질의 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 일함수층(19B)은 저일함수물질의 에치백공정에 의해 형성될 수 있다. 다른 실시예에서, 저일함수물질의 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 일함수층(19B)의 상부 표면은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다.
일함수층(19B)은 실리콘의 미드갭 일함수보다 작은 일함수를 가질 수 있다. 일함수층(19B)은 저일함수 금속 또는 저일함수 폴리실리콘을 포함할 수 있다. 저일함수 폴리실리콘은 N형 폴리실리콘을 포함할 수 있다. 저일함수 금속은 티타늄 리치 티타늄질화물(Titanium-rich TiN)을 포함할 수 있다. 본 실시예에서, 일함수층(19B)은 N형 불순물이 도핑된 폴리실리콘일 수 있다.
일함수층(19B)을 형성한 후에, 게이트절연층(17)의 일부 표면들이 노출될 수 있다. 일함수층(19B)은 제2배리어층(32') 상에서 트렌치(15)를 부분적으로 채우는 형상일 수 있다. 제2배리어층(32')은 하부 게이트(18)와 일함수층(19B) 사이의 상호확산을 방지할 수 있다.
스페이서(20)가 형성될 수 있다. 스페이서(20)를 형성하기 위해 스페이서층의 증착 및 스페이서층의 에치백 공정이 수행될 수 있다. 스페이서(20)는 게이트절연층(17)의 노출부분을 커버링할 수 있고, 스페이서(20)의 저면은 일함수층(19B)의 에지측 상부면에 접촉할 수 있다. 스페이서(20)에 의해 일함수층(19B)의 대부분의 상부 표면이 노출될 수 있다. 스페이서(20)의 일부분은 게이트절연층(17)의 노출부분 및 하드마스크층(16)의 표면을 커버링할 수도 있다.
도 12d에 도시된 바와 같이, 수직형 게이트(19)가 형성될 수 있다. 수직형 게이트(19)는 일함수층(19B)의 식각에 의해 형성될 수 있다. 수직형 게이트(19)는 스페이서(20)를 식각마스크로 이용한 일함수층(19B)의 자기-정렬 식각에 의해 형성될 수 있다. 수직형 게이트(19)는 게이트절연층(17)의 노출부분을 부분적으로 커버링할 수 있다. 수직형 게이트(19)는 하부 게이트(18)의 양측 에지 상부에 위치할 수 있다.
상술한 바와 같이, 스페이서(20)를 이용한 자기-정렬 식각에 의해 수직형 게이트(19)를 형성하므로, 수직형 게이트(19)의 폭 및 높이를 균일하게 형성할 수 있다.
다음으로, 하부 게이트(18)의 상부 표면을 노출시키기 위해 제2배리어층(32')이 식각될 수 있다. 제2배리어층(32')은 수직형 게이트(19)의 측벽에 자기-정렬되어 식각될 수 있다. 수직형 게이트(19)의 바로 아래에 제2배리어층(32)이 잔류할 수 있다. 제2배리어층(32)은 제1배리어층(18A)과 수직형 게이트(19) 사이에 위치할 수 있다. 제1배리어층(18A), 제2배리어층(32) 및 수직형 게이트(19)는 동일 두께를 가질 수 있다. 다른 실시예에서, 제2배리어층(32)은 제1배리어층(18A)보다 얇거나 두꺼울 수 있다. 제2배리어층(32)의 두께 변화는 스페이서(20)의 두께 조절에 의해 얻어질 수 있다.
도 12e에 도시된 바와 같이, 스페이서(20)를 제거한 후에, 상부 게이트(21)를 형성할 수 있다. 상부 게이트(21)를 형성하기 위해, 상부 게이트층(도시 생략) 증착 및 상부 게이트층의 리세싱 공정을 수행할 수 있다.
상부 게이트(21)의 상부 표면은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 상부 게이트(21)는 수직형 게이트(19) 사이를 채울 수 있다. 상부 게이트(21)와 수직형 게이트(19)의 상부 표면은 동일 레벨일 수 있다.
하부 게이트(18), 수직형 게이트(19) 및 상부 게이트(21)는 게이트전극(BG)이 될 수 있다. 게이트전극(BG)은 제2배리어층(32)을 더 포함할 수 있다. 하부 게이트(18)와 상부 게이트(21)가 금속-베이스 물질로 형성되는 경우, 게이트전극(BG)에서 차지하는 금속-베이스 물질의 체적을 증가시킬 수 있다. 이에 따라 게이트전극(BG)의 저항을 낮출 수 있다.
도 12f에 도시된 바와 같이, 상부 게이트(21) 상에 캡핑층(22)이 형성된다. 캡핑층(22)은 절연물질을 포함한다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 캡핑층(22)은 ONO(Oxide-Nitride-Oxide) 구조일 수도 있다. 후속하여, 캡핑층(22)은 하드마스크층(16)의 표면이 노출되도록 평탄화될 수 있다. 캡핑층(22)의 저면은 상부 게이트(21) 및 수직형 게이트(19)와 접촉할 수 있다. 캡핑층(22)의 양측벽은 게이트절연층(17) 및 하드마스크층(16)에 접촉할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립 게이트 구조가 형성된다. 매립 게이트 구조는 게이트절연층(17), 게이트전극(BG) 및 캡핑층(22)을 포함할 수 있다. 게이트전극(BG)은 하부 게이트(18), 수직형 게이트(19) 및 상부 게이트(21)를 포함할 수 있다. 상부 게이트(21) 및 수직형 게이트(19)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 위치한다. 상부 게이트(21)는 수직형 게이트(19) 사이를 채울 수 있다. 상부 게이트(21)와 수직형 게이트(19)의 상부 표면은 동일 레벨일 수 있다.
캡핑층(22) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(23)과 제2도핑영역(24)이 형성된다. 제1도핑영역(23)과 제2도핑영역(24)은 상부 게이트(21) 및 수직형 게이트(19)와 수평하게 오버랩되는 깊이를 가질 수 있다. 하부 게이트(18)는 제1 및 제2도핑영역(23, 24)에 수평하게 오버랩되지 않을 수 있다. 제1 및 제2도핑영역(23, 24)은 제1,2소스/드레인영역이라고 지칭할 수 있다.
다른 실시예에서, 스페이서(20)를 제거하지 않고, 후속에 상부 게이트(21)를 형성할 수 있다. 이에 따라, 도 9b에 도시된 반도체 장치(401)를 형성할 수 있다.
도 10a 내지 도 11b에 도시된 반도체 장치(500, 501, 600, 601)는 도 12a 내지 도 12f에 도시된 방법에 의해 형성될 수 있다. 예를 들어, 도 12c의 스페이서(20)의 두께를 다양하게 변화시켜 형성할 수 있다. 스페이서(20)의 두께를 얇게 하여 도 10a 및 도 10b의 반도체 장치(500, 501)를 형성할 수 있다. 또한, 스페이서(20)의 두께를 두껍게 하여 도 11a 및 도 11b의 반도체 장치(600, 601)를 형성할 수 있다.
도 13은 메모리셀을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리셀(100M)이 도시된다. 메모리셀(100M)은 셀트랜지스터, 비트라인(BL) 및 캐패시터(CAP)를 포함할 수 있다. 셀트랜지스터는 도 2a의 반도체 장치(100)를 포함할 수 있다. 따라서, 셀트랜지스터는 매립 게이트 구조(BWL), 채널(106), 제1도핑영역(107) 및 제2도핑영역(108)을 포함할 수 있다. 제1도핑영역(107)은 비트라인(BL)에 전기적으로 연결될 수 있다. 제2도핑영역(108)은 캐패시터(CAP)에 전기적으로 연결될 수 있다.
메모리셀(100M)에서, 매립 게이트 구조(BWL)는 매립워드라인구조(BWL)라고 지칭할 수 있다. 매립 워드라인 구조(BWL)는 트렌치(105) 내에 내장될 수 있다. 매립 워드라인 구조(BWL)는 게이트절연층(110), 게이트전극(120) 및 캡핑층(130)을 포함할 수 있다. 게이트전극(120)은 하부 게이트(121), 상부 게이트(122) 및 수직형 게이트(123)를 포함할 수 있다.
매립 워드라인 구조(BWL)는 전술한 실시예들의 매립 게이트 구조들(100G, 200G, 300G, 301G, 400G, 401G, 500G, 501G, 600G, 601G) 중 어느 하나로 대체될 수도 있다.
캐패시터(CAP)는 스토리지노드, 유전층 및 플레이트노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다.
메모리셀(100M)은 DRAM의 일부일 수 있다. 메모리셀(100M)이 DRAM에 적용된 경우, DRAM의 리프레쉬 특성을 개선할 수 있다. 또한, 오프누설을 방지하여 리텐션타임(retention time)을 향상시킬 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 소자분리층
103 : 분리트렌치 104 : 활성영역
104F : 핀영역 105 : 트렌치
106 : 채널 107 : 제1도핑영역
108 : 제2도핑영역 109 : 하드마스크층
110 : 게이트절연층 120 : 게이트전극
121 : 하부 게이트 122 : 상부 게이트
123 : 수직형 게이트 130 : 캡핑층

Claims (19)

  1. 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 표면 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 상기 트렌치를 부분적으로 채우는 하부 게이트를 형성하는 단계;
    상기 하부 게이트 상에 상기 하부 게이트보다 낮은 일함수를 갖는 저일함수층을 형성하는 단계;
    상기 저일함수층 상에 스페이서를 형성하는 단계;
    상기 하부 게이트의 양측 상부 에지 상에 수직형 게이트를 형성하기 위해, 상기 스페이서에 자기-정렬되도록 상기 저일함수층을 식각하는 단계; 및
    상기 수직형 게이트 사이의 하부 게이트 상에 상부 게이트를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 저일함수층 상에 스페이서를 형성하는 단계는,
    상기 저일함수층 상에 스페이서층을 형성하는 단계; 및
    상기 스페이서층을 식각하여 상기 저일함수층의 상부 에지 상에 수직하게 연장되는 상기 스페이서를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 스페이서는, 상기 저일함수층에 대해 식각선택비를 갖는 물질로 형성되는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 스페이서는, 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 하부 게이트 상에 저일함수층을 형성하는 단계는,
    상기 하부 게이트 상에 상기 트렌치를 채우도록 저일함수물질을 형성하는 단계; 및
    상기 기판의 상부 표면보다 낮은 레벨에 상기 저일함수층을 형성하기 위해, 상기 저일함수물질을 리세싱하는 단계
    를 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 저일함수층은, 실리콘의 미드갭보다 낮은 일함수를 갖는 저일함수물질을 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 저일함수층은 N형 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 수직형 게이트 사이의 하부 게이트 상에 상부 게이트를 형성하는 단계는,
    상기 수직형 게이트 사이를 채우도록 상기 기판 상에 상부 게이트층을 형성하는 단계; 및
    상기 기판의 상부 표면보다 낮은 레벨에 상기 상부 게이트를 형성하기 위해, 상기 상부 게이트층을 리세싱하는 단계
    를 포함하는 반도체 장치 제조 방법.
  9. 제1항에 있어서,
    상기 상부 게이트의 상부 표면과 상기 수직형 게이트의 상부 표면은 동일 레벨에 위치하는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 하부 게이트와 상부 게이트는 금속-베이스 물질을 포함하고, 상기 수직형 게이트는 N형 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 수직형 게이트 사이의 하부 게이트 상에 상부 게이트를 형성하는 단계 이전에,
    상기 스페이서를 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 수직형 게이트 사이의 하부 게이트 상에 상부 게이트를 형성하는 단계는,
    상기 스페이서를 잔류시킨 상태에서 수행되는 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 저일함수층을 형성하는 단계 이전에,
    상기 하부 게이트 상에 배리어층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 배리어층을 형성하기 위해 상기 하부 게이트의 상부 표면을 플라즈마처리에 노출시키는 단계를 포함하는 반도체 장치 제조 방법.
  15. 제13항에 있어서,
    상기 배리어층은 상기 하부 게이트의 표면 질화물로 형성되는 반도체 장치 제조 방법.
  16. 제13항에 있어서,
    상기 하부 게이트는 텅스텐을 포함하고, 상기 배리어층은 상기 텅스텐의 질화물을 포함하는 반도체 장치 제조 방법.
  17. 제13항에 있어서,
    상기 하부 게이트는 티타늄질화물을 포함하고, 상기 배리어층은 상기 티타늄질화물을 질화시킨 질소 리치 티타늄질화물을 포함하는 반도체 장치 제조 방법.
  18. 제13항에 있어서,
    상기 수직형 게이트를 형성하는 단계 이후에, 상기 수직형 게이트에 자기-정렬되도록 상기 배리어층의 일부를 식각하는 단계를 포함하고,
    상기 식각된 배리어층은 상기 하부 게이트의 상부 에지와 상기 수직형 게이트 사이에 위치하는
    반도체 장치 제조 방법.
  19. 제1항에 있어서,
    상기 상부 게이트를 형성하는 단계 이후에,
    상기 상부 게이트 상에 캡핑층을 형성하는 단계;
    상기 기판 내에 상기 수직형 게이트와 수평하게 오버랩되는 제1 및 제2도핑영역을 형성하는 단계;
    상기 제1도핑영역에 접속되는 비트라인을 형성하는 단계; 및
    상기 제2도핑영역에 접속되는 캐패시터를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
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