CN115172369A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体结构及其制造方法，半导体结构包括一基底以及设置于基底内的一埋入式栅极结构。埋入式栅极结构是包含栅极介电层、第一功函数层、一阻障层以及第二功函数层。栅极介电层是位于基底中的沟槽的侧壁和底面上。第一功函数层位于沟槽中，且接触前述栅极介电层的侧壁和底面。阻障层位于第一功函数层的顶面上。第二功函数层则位于前述阻障层的上方，且第二功函数层的侧壁是与栅极介电层之间相隔一距离。半导体结构更包括位于沟槽中且位于第二功函数层上的一绝缘层。本发明中，第二功函数层的功函数小于第一功函数层的功函数，可以减少第二功函数层于基底中引发的电场，进而调整栅极通道的宽度以抑制栅极引发漏极漏电流。
Description
技术领域
本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种动态随机存取存储器的半导体结构及其制造方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)装置广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的器件集积度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向器件尺寸的微缩化而努力。然而，当器件尺寸持续缩小时，许多挑战随之而生。例如，改善栅极引发漏极漏电流(gate induceddrain leakage，GIDL)。因此，业界仍需要改进动态随机存取存储器装置的制造方法，以克服器件尺寸缩小所产生的问题。
发明内容
本发明揭示一种半导体结构，包括：一基底以及设置于前述基底内的一埋入式栅极结构。埋入式栅极结构包含一栅极介电层、一第一功函数层、一阻障层以及一第二功函数层。栅极介电层位于前述基底中的一沟槽的侧壁和底面上。第一功函数层位于沟槽中，且接触前述栅极介电层的侧壁和底面。阻障层位于第一功函数层的顶面上。第二功函数层位于阻障层的上方，且第二功函数层的侧壁与栅极介电层之间相隔一距离。半导体结构更包括位于沟槽中且位于前述第二功函数层上的一绝缘层。
本发明揭示一种半导体结构的制造方法，包括提供一基底，且在前述基底中形成向下延伸的一沟槽；在前述沟槽的侧壁和底面上形成一栅极介电层；在前述栅极介电层的下方侧壁和底面上以及在前述沟槽的下部中形成一第一功函数层；在前述栅极介电层的上方侧壁及前述第一功函数层的顶面上形成一阻障材料层；在前述阻障材料层上形成一第二功函数材料层；下凹前述第二功函数材料层，以在前述阻障材料层上形成一第二功函数层，并暴露出位于前述栅极介电层的上方侧壁上的部分的前述阻障材料层；去除部分的前述阻障材料层，以形成一阻障层于前述第二功函数层和前述第一功函数层之间，并在前述第二功函数层的侧壁与前述栅极介电层之间形成空隙；以及形成一绝缘层于前述沟槽中且位于前述第二功函数层上。
本发明所提出的半导体结构及其制造方法，具有与第一功函数层不同功函数的第二功函数层，其中第二功函数层的功函数小于第一功函数层的功函数，因此可以减少第二功函数层于基底中引发的电场，进而调整栅极通道的宽度以抑制栅极引发漏极漏电流。
附图说明
图1A-图1F为根据本发明的一实施例的制造半导体结构的不同中间阶段所对应的剖面示意图；
图2为根据本发明的另一实施例的制造半导体结构的中间阶段的剖面示意图；
图3为根据本发明的另一实施例的制造半导体结构的中间阶段的剖面示意图；
图4为根据本发明的其他实施例的制造半导体结构的中间阶段的剖面示意图；
图5是根据本发明的一实施例的制造半导体结构的中间阶段的剖面示意图；
图6是根据本发明的一实施例的存储器装置的上视示意图；
图7为根据图6中的剖面线7-7线段绘制的剖面示意图。
100:基底
102:浅沟槽隔离结构
103:沟槽
AA:主动区
BL:位线
104:字线组
104A,104B:埋入式字线
106:掺杂区域的底面
107:电容器接触件
109:位线接触件
111:遮罩层
100a,102a,111a,115a,117a,123a:顶面
103s,112s,117s,120s,123s:侧壁
103b,112b,117b:底面
112:栅极介电层
112s-2:栅极介电层的下方侧壁
112s-1:栅极介电层的上方侧壁
115:第一阻障层
WF-1:第一功函数层
117:导电层
119:阻障材料层
120:第二阻障层
122:第二功函数材料层
123:第二功函数层
125,125’:空隙
125G:气隙
126,127:绝缘部
128:绝缘层
605:绝缘盖层
607:间隔物
610:层间绝缘层
t1,t2:厚度
D1,D2,D3:方向
具体实施方式
参照本发明实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的器件标号表示相同或相似的器件，以下段落将不再一一赘述。
图1A-图1F是根据本发明的一实施例的制造半导体结构的不同中间阶段所对应的剖面示意图。图6是根据本发明的一实施例的存储器装置的上视示意图。其中图1A-图1F是对应图6中的剖面线7-7所绘制。
请参照图1A，提供一基底100，基底100包含向下延伸的沟槽103，且沟槽103的侧壁103s和底面103b上具有一栅极介电层112。基底100的材料例如可包含半导体材料。在一实施例中，基底100是包括硅、砷化镓、氮化镓、硅化锗、其他合适的材料或前述的组合。在其他实施例中，基底100为绝缘层上覆硅的基底。
在一实施例中，可在基底100上形成一遮罩材料层，对遮罩材料层进行图案化而形成遮罩层111。遮罩层111例如可包括氧化硅或其他合适的材料。遮罩层111例如包括四乙氧基硅烷(tetra eth oxy silane，TEOS)。接着，以遮罩层111为一刻蚀遮罩，可对遮罩层111和下方的基底100进行刻蚀和填入隔离材料，以形成环绕多个主动区AA的浅沟槽隔离结构102(如图6所示主动区AA以外的区域)。之后，在对应后续形成字线的位置，对遮罩层111和下方的基底100进行刻蚀工艺以形成沟槽103，其中相邻的沟槽103是在方向D1(图6)上互相分离，而各个沟槽103在基底100中沿着方向D3水平延伸，并沿着方向D2向下延伸。
回到图1A，接着，在沟槽103的侧壁103s和底面103b上形成栅极介电层112。栅极介电层112可通过热氧化工艺、沉积工艺、任何合适的工艺或前述的组合而形成。在一实施例中，例如是对含硅的基底100进行热氧化工艺，以在沟槽103的侧壁103s和底面103b上形成氧化硅层，而作为栅极介电层112。在其他实施例中，例如可先在基底100的沟槽103中形成多晶硅衬层(包括覆盖遮罩层111的侧壁)，的后再进行热氧化工艺以氧化多晶硅衬层，而形成栅极介电层112。
在一实施例中，栅极介电层112可为单层结构或多层结构，且其材料可包括氧化硅、氮化硅、其他合适的材料或前述的组合。举例而言，栅极介电层112可为氧化硅/氮化硅/氧化硅的结构(ONO结构)，或者NONON结构。为简化图式，是绘示单层的栅极介电层112以利说明。于一示例中，栅极介电层112为一氧化硅层。
之后，在沟槽103的下方部分形成第一功函数层WF-1。第一功函数层WF-1可包含单层或多层的材料层，例如单层的金属层、或是金属氮化物层和金属层的组合。在此实施例中，第一功函数层WF-1例如是(但不限于)包含第一阻障层115和导电层117。继续参照图1A。可顺应性地(conformably)于基底100上和沟槽103的栅极介电层112上沉积一第一阻障材料层(未示出)，然后在基底100和第一阻障材料层上形成导电材料层(未示出)并填满沟槽103。之后，利用例如化学机械研磨(CMP)工艺、回蚀(etching back)工艺或其他合适的工艺，以去除位于沟槽103以外的第一阻障材料层和导电材料层。之后，例如使用选择性刻蚀工艺，下凹(recessing)沟槽103内的第一阻障材料层和导电材料层，而留在沟槽103的下方部分的第一阻障材料层和导电材料层的部分则分别形成第一阻障层115和导电层117，且第一阻障层115的顶面115a和导电层117的顶面117a大致上共平面。
如图1A所示，第一阻障层115和导电层117是形成于沟槽103的下方部分，并构成第一功函数层WF-1。其中，第一阻障层115接触栅极介电层112，并形成于栅极介电层112及导电层117之间。具体而言，第一阻障层115是位于栅极介电层112的下方侧壁112s-2和底面112b及导电层117的侧壁117s和底面117b之间。
在一实施例中，第一阻障层115的材料是包括导电金属，例如金属、金属合金、金属氮化物或金属硅化物。在一实施例中，第一阻障层115的材料包括氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钽(TaN)、氮化钨(WN)、钽(Ta)、钛(Ti)、钨(W)、钌(Ru)、铝(Al)、或其他合适的导电材料。在一实施例中，第一阻障层115可通过使用一沉积工艺，例如物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、或原子层沉积(ALD)工艺而形成。
在一实施例中，导电层117的材料是包括导电金属，例如金属、金属合金、金属氮化物或金属硅化物。在一实施例中，导电层117的材料包括钨、钽、钛、钌、铝、氮化钨、氮化钛、氮化钛硅、氮化钽、或其他合适的导电材料。在一实施例中，导电层117可通过使用一沉积工艺，例如PVD、CVD、或ALD等工艺而形成。
接着，如图1B所示，在基底100上方以及沟槽103的上方部分顺应性的形成一阻障材料层119。在一实施例中，是在栅极介电层112的上方侧壁112s-1、第一阻障层115的顶面115a上、以及导电层117的顶面117a上形成阻障材料层119。如图1B所示，阻障材料层119是延伸至基底100的上方，例如是延伸至遮罩层111的顶面111a上。
在一实施例中，第一阻障层115是具有大致上均匀的厚度，例如厚度t1；阻障材料层119是具有大致上均匀的厚度，例如厚度t2。根据实施例提出的制造方法，阻障材料层119的厚度t2是定义了后续工艺中形成的空隙(如后续图1E、图2所示的空隙125、125’)在方向D1上的宽度，进而影响了后续制得的埋入式栅极结构与沟槽103侧壁上的栅极介电层112之间的距离。阻障材料层119越厚，后续形成的第二功函数层(如后续图1E、图2所示的第二功函数层123)至栅极介电层112之间的距离越远，则第二功函数层123在基底中引发的电场越小，可缩窄在基底中形成的通道宽度，进而抑止栅极引发漏极漏电流。
在一实施例中，阻障材料层119的厚度t2是大致等于第一阻障层115的厚度t1，如图1B所示。在其他实施例中，厚度t2是大于厚度t1。在一示例中，厚度t1例如是在3.5nm至5.5nm的范围之间，例如4nm至5nm；厚度t2例如是在4.5nm至7.5nm的范围之间，例如5nm至7nm。
在一实施例中，阻障材料层119的材料是包括导电金属，例如金属、金属合金、金属氮化物或金属硅化物。在一实施例中，阻障材料层119的材料包括氮化钛、氮化钛硅、氮化钽、氮化钨、钽、钛、钨、钌、铝、或其他合适的导电材料。在一实施例中，阻障材料层119可借由沉积工艺，例如PVD、CVD或ALD等工艺而形成。
在一实施例中，阻障材料层119与第一阻障层115是包含相同的导电材料。在其他实施例中，阻障材料层119与第一阻障层115是包含不同的导电材料。再者，在一实施例中，阻障材料层119是不同于导电层117的材料，且阻障材料层119的功函数是小于导电层117的功函数。在一实施例中，第一阻障层115及阻障材料层119包含氮化钛，而导电层117包含钨。
接着，如图1C所示，在阻障材料层119上形成一第二功函数材料层122，其包含例如导体材料。第二功函数材料层122例如是填满沟槽103的留下空间，且与阻障材料层119直接接触。在一实施例中，导电层117是与第二功函数材料层122通过阻障材料层119而隔离开来；亦即，第二功函数材料层122不与导电层117接触。
在一实施例中，第二功函数材料层122例如包括掺杂或未掺杂的多晶硅、或金属、金属合金、金属氮化物、金属硅化物等。在一实施例中，第二功函数材料层122的材料包括多晶硅、氮化钛、氮化钛硅、氮化钽、氮化钨、钽、钛、钨、钌、铝、或其他合适的导电材料。在一实施例中，第二功函数材料层122可通过使用一沉积工艺，例如PVD、CVD、ALD等工艺而形成。
在一实施例中，第二功函数材料层122是不同于第一阻障层115的材料、导电层117的材料以及阻障材料层119的材料。再者，在一实施例中，第二功函数材料层122的功函数是小于导电层117的功函数。
接着，如图1D所示，去除位于基底100上方的第二功函数材料层122，并下凹位于沟槽103内的第二功函数材料层122，以形成一第二功函数层123。在一实施例中，形成的第二功函数层123是对应于导电层117的顶面117a的上方，且第二功函数层123与导电层117是以部分的阻障材料层119而彼此隔离。在一实施例中，可通过CMP、回蚀工艺、选择性刻蚀工艺、其他合适的工艺或前述的组合，去除位于沟槽103以外的第二功函数材料层122的部分，再下凹去除位于沟槽103内的一部份的第二功函数材料层122，以形成第二功函数层123。在一实施例中，第二功函数层123的顶面123a是不高过主动区中的掺杂区域(未示出)(例如作为源极/漏极区域)的底面的水平高度，以增加掺杂区域的底部与埋入式栅极结构的距离，因此可有助于减少漏电流的情形。
接着，如图1E所示，在一实施例中，去除部分的阻障材料层119，而留下的阻障材料层119的部份则形成一第二阻障层120。形成的第二阻障层120例如是位于第二功函数层123和导电层117之间。再者，去除部分的阻障材料层119后，是在第二功函数层123的侧壁123s与栅极介电层112之间形成空隙(spacing)125。
在一实施例中，可去除阻障材料层119暴露出的部分，以及去除位于第二功函数层123的侧壁123s与栅极介电层112之间的阻障材料层119的至少一部分，以形成空隙125。在一实施例中，是利用选择性刻蚀工艺去除阻障材料层119。例如，可选用相对于第二功函数层123的材料具有选择性的刻蚀剂或刻蚀气体对阻障材料层119进行湿式刻蚀或干式刻蚀。
值得一提的是，空隙125在方向D1上的宽度是根据阻障材料层119的厚度t2而决定，因此可通过控制厚度t2来控制第二功函数层123与基底100间在方向D1上的距离，进而控制第二功函数层123所形成的电场，以抑制GIDL的路径。
此外，形成的空隙125的深度可以依实际应用条件而做合适的控制与调整。例如，在本实施例中，空隙125可以完全暴露出第二功函数层123的侧壁123s(如图1E)。详细而言，是将未被第二功函数层123覆盖的阻障材料层119的部份完全去除，因此，所形成的空隙125是暴露出部分的栅极介电层112、第二功函数层123的所有侧壁123s以及第一阻障层115的顶面115a。在另一实施例中，空隙125可以仅暴露出第二功函数层123的部分的侧壁123s(如图2)。在其他实施例中，空隙125亦可向下延伸至暴露出导电层117的部分的侧壁117s。
请参照图1E，在进行前述的去除部分的阻障材料层119的步骤之后，第二功函数层123的侧壁123s是与形成的第二阻障层120的侧壁120s大致上共平面。另外，在一实施例中，在进行前述的去除部分的阻障材料层119的步骤之后，导电层117是被第一阻障层115与第二阻障层120包围。
图2为根据本发明的另一实施例的制造半导体结构的中间阶段的剖面示意图，其是作为图1E的步骤的替代性实施例。相对于图1E，此处可以只去除位于第二功函数层123的侧壁123s旁的阻障材料层119的一部分。因此，空隙125’仅暴露出第二功函数层123的部分的侧壁123s。
接着，参照图1F，在形成空隙125(图1E)之后，形成一绝缘层128于沟槽103中且位于第二功函数层123的上方，以覆盖第二功函数层123、第二阻障层120、以及第一阻障层115。本实施例中，绝缘层128更填入位于第二功函数层123的侧壁123s与栅极介电层112之间的空隙125。在其他实施例中，绝缘层128也可以部份填满空隙125或保留完整的空隙125(如图3)。另外，在其他实施例中，也可以将多层的绝缘材料填入于沟槽103中。亦即，绝缘层128包含多层的绝缘材料层(如图4)。
绝缘层128的材料例如包括氮化物、氧化物、其他合适的介电材料或前述的组合。在一实施例中，绝缘层128的材料包括氮化硅、氧化硅、其他合适的材料或前述的组合。绝缘层128可以是单层或多层绝缘材料。在一实施例中，绝缘层128是包含与栅极介电层112不同的绝缘材料。再者，绝缘层128可以是通过PVD、CVD、ALD、旋转涂布工艺、其他合适的工艺或前述的组合而形成。
图3为根据本发明的另一实施例的制造半导体结构的中间阶段的剖面示意图。图4为根据本发明的其他实施例的制造半导体结构的中间阶段的剖面示意图。图3及图4是作为图1F的步骤的替代性实施例。
请参照图3，此处形成的绝缘层128仅部份填入或不填入空隙125，因此第二功函数层123的侧壁123s与栅极介电层112之间具有一气隙(air gap)125G，而绝缘层128位于第二功函数层123的顶面123a及气隙125G的上方。在本实施例中，由于空气的介电常数较绝缘层128高，因此相对于图1F的实施例而言，气隙125G可进一步减少漏电流的情形。
请参照图4，此处形成的绝缘层128包含两个绝缘部126和127。具体而言，在图1E的步骤之后，可在基底100上以及沟槽103内，先顺应性的形成绝缘部126，并继续在基底100上以及沟槽103内毯覆性的形成绝缘部127。如图所示，绝缘部126是位于沟槽103中且位于第二功函数层123上，且绝缘部126填入第二功函数层123的侧壁123s与栅极介电层112之间的空隙125。绝缘部126更覆盖第二功函数层123的顶面123a与侧壁123s。在一实施例中，绝缘部126和绝缘部127可包含不同材料。例如，绝缘部126为一氧化层，绝缘部127为一氮化层。在另一实施例中，绝缘部126可包含与栅极介电层112相同的绝缘材料，例如氧化硅。在本实施例中，借由形成多层结构的绝缘层128，可进一步的选取不同介电常数的绝缘材料以提高绝缘层128整体的介电常数，因此相对于图1F的实施例而言，可进一步减少漏电流的情形。
图5是根据本发明的一实施例的制造半导体结构的中间阶段的剖面示意图。接续于图1F，在形成绝缘层128之后，可进行平坦化工艺，以去除部分的绝缘层128，直至暴露出遮罩层111的顶面111a。如图5所示，在平坦化后，沟槽103中位于留下的绝缘层128下方的第一功函数层WF-1、第二功函数层123、以及第二阻障层120是构成本发明的埋入式栅极结构。本实施例中，第一功函数层WF-1包括第一阻障层115及导电层117。在其他实施例中，第一功函数层WF-1亦可仅包括导电层117。
本发明实施例的埋入式栅极结构可应用于一动态随机存取存储器(DRAM)装置，以作为埋入式字线。以下是提出一示例说明形成如实施例的埋入式栅极结构后，制作一DRAM装置的后续工艺。请参照图6、图7。图6是根据本发明的一实施例的存储器装置的上视示意图，图7为根据图6中的剖面线7-7线段绘制的剖面示意图。
图6、图7中与图1A-图1F、图2-图5中相同或相似的器件是沿用相同或相似的标号，以利清楚说明。再者，如图7所示的埋入式栅极结构是以前述图5的埋入式栅极结构接续进行说明，但本发明不限于此。
如图6所示，存储器装置包括基底100、多个浅沟槽隔离结构102、多个主动区AA、多个位线BL、多个字线组104、多个电容器接触件107以及多个位线接触件109。基底100中形成有多个掺杂区域以作为主动区AA，各个主动区AA大致沿着方向D1(例如X方向)排列并与方向D1呈一夹角。基底100中还形成有环绕主动区AA的浅沟槽隔离结构102(未示出)。在此实施例中，主动区AA是以波浪状的形式在方向D1上交替形成，但本发明不限于此。
多条位线BL是形成于基底100的上方，各条位线BL沿着方向D1延伸，且相邻的位线BL在方向D3上相距排列。多条字线组104是形成于基底100中，分别沿着方向D3延伸。在一实施例中，每一字线组104具有两个埋入式字线104A、104B，且相邻的埋入式字线104A、104B在方向D1上相距排列。各个埋入式字线104A/104B的剖面结构与图5所示的埋入式栅极结构相同，此处不再赘述。
如图6所示，每一主动区AA横越一组对应的字线组104(例如包含埋入式字线104A、104B)，且每一主动区AA与所对应的位线BL具有一重迭区域(例如主动区AA的中间区段)和位于两侧的非重迭区域。在每一主动区AA与位线BL的两个非重迭区域中分别具有一电容器接触件107与上方的电容器(未示出)电性连接。各个电容器接触件107位于相邻的两条位线BL之间。在一实施例中，电容器接触件107位于基底100之上，且接触一部分的基底100的掺杂区域的上表面。例如图6、图7所示，对应于一个主动区AA的两个电容器接触件107分别配置于此主动区AA的字线组104的两侧，以电性连接邻近于字线组104的两侧的掺杂区域(主动区AA)。因此，电容器接触件107接触基底100的掺杂区域是作为存储器装置的源极/漏极区域。
如图6、图7所示，每一主动区AA在与位线BL的重迭区域处具有一位线接触件109。在一实施例中，位线接触件109是埋置于两相邻埋入式字线104A和104B的绝缘层128之间，其中位线接触件109的底面是与基底100的掺杂区域接触。位线接触件109的制作方式例如是，在两相邻埋入式字线104A和104B的绝缘层128之间形成开口，且前述开口暴露出部分的基底100的掺杂区域，接着于基底上及前述开口中全面性地沉积多晶硅，再依序全面性地沉积例如钛、钨、钽、氮化钛、氮化钽、氮化钨等一或多种导电材料以及例如氮化硅的绝缘材料后，沉积光阻及遮罩材料并进行微影刻蚀工艺以形成包括位线接触件109、位线BL及绝缘盖层605的堆迭结构。值得一提的是，位于前述开口中的多晶硅在此作为位线接触件109，而位于位线接触件109上的位线BL可包含钛、钨、钽、氮化钛、氮化钽、氮化钨等一或多种导电材料，且位线BL沿着方向D1延伸。
如图6、图7所示，每一条位线BL在横越所对应的字线组104时，可利用位线接触件109电性连接所对应的两个埋入式字线104A、104B，例如位线接触件109的底部是接触两个字线之间的基底100的掺杂区域的上表面。
再者，如图7所示，可在绝缘盖层605和位线BL的侧壁上形成间隔物607(其材料例如包括氧化硅、氮化硅、空气隙等一或多种材料)。例如，在前述的微影刻蚀工艺后，可顺应性地在基底上沉积一衬层(例如氮化硅)并进行干式刻蚀以在绝缘盖层605及位线BL的侧壁上形成间隔物607。接着，在基底上全面性地形成绝缘材料后，以绝缘盖层605为停止层进行平坦化工艺以在位线BL的两侧形成层间绝缘层610。之后，利用例如微影刻蚀等工艺，形成贯穿层间绝缘层610及遮罩层111的接触孔(未示出)，以暴露出部分的基底100的掺杂区域。接着，于接触孔中沉积包括多晶硅、氮化钛或钨等一或多种导电材料，并且例如以CMP方式去除层间绝缘层610上方多余的导电材料，以形成电容器接触件107。在一实施例中，电容器接触件107、位线接触件109、位线BL、与绝缘盖层605是形成于层间绝缘层610中，电容器接触件107的顶面以及绝缘盖层605的顶面例如可与层间绝缘层610的顶面大致同平面。
综合上述，本发明所提出的半导体结构及其制造方法，具有与第一功函数层117不同功函数的第二功函数层123，其中第二功函数层123的功函数小于第一功函数层117的功函数，因此可以减少第二功函数层123于基底中引发的电场，进而调整栅极通道的宽度以抑制栅极引发漏极漏电流。
此外，本发明更可透过控制空隙125/125’的宽度(即阻障材料层的厚度t2)来控制第二功函数层123到基底100的距离，来调整第二功函数层123在基底中引发的电场以抑制栅极引发漏极漏电流。此外，本发明亦可在第二功函数层123上方以及第二功函数123与基底100间形成不同结构的介电质，来抑制栅极引发漏极漏电流。例如，可形成单层结构(如图1E的绝缘层128)或多层结构(如图3的气隙125G及绝缘层128、或图4包括绝缘部126及127的绝缘部128)的介电质，来抑制栅极引发漏极漏电流。
虽然本发明已以数个较佳实施例所述如上，但其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作任意的更动与修改，因此本发明的保护范围当视前附的权利要求范围所界定者为准。
Claims (15)
1.一种半导体结构，其特征在于，包括：
一基底；
一埋入式栅极结构，设置于该基底内，该埋入式栅极结构包括：
一栅极介电层，位于该基底中的一沟槽的侧壁和底面上；
一第一功函数层，位于该沟槽中且接触该栅极介电层的侧壁和底面；
一阻障层，是位于该第一功函数层的顶面上；及
一第二功函数层，位于该阻障层的上方，且该第二功函数层的侧壁是与该栅极介电层之间相隔一距离；以及
一绝缘层，位于该沟槽中且位于该第二功函数层上。
2.如权利要求1所述的半导体结构，其特征在于，该绝缘层是填入该第二功函数层的该侧壁与该栅极介电层之间的空隙。
3.如权利要求1所述的半导体结构，其特征在于，该绝缘层包含：
一第一绝缘部，位于该沟槽中且位于该第二功函数层上，且该第一绝缘部填入该第二功函数层的该侧壁与该栅极介电层之间的空隙；以及
一第二绝缘部，位于该沟槽中且位于该第一绝缘部上。
4.如权利要求3所述的半导体结构，其特征在于，该第一绝缘部更覆盖该第二功函数层的顶面及该侧壁，该第二绝缘部与该第二功函数层是以该第一绝缘部相互分离。
5.如权利要求3所述的半导体结构，其特征在于，该第一绝缘部包含与该栅极介电层相同的材料，该第一绝缘部与该第二绝缘部包含不同的材料。
6.如权利要求1所述的半导体结构，其特征在于，该第二功函数层的该侧壁与该栅极介电层之间是具有一气隙，而该绝缘层位于该第二功函数层的顶面及该气隙的上方。
7.如权利要求1所述的半导体结构，其特征在于，该第一功函数层包括：
一第一阻障层，位于该沟槽中且位于该栅极介电层的该侧壁和该底面上；以及
一导电层，位于该沟槽中，且该第一阻障层围绕该导电层的侧壁和底面，
其中位于该第一功函数层的该顶面上的该阻障层为一第二阻障层。
8.如权利要求7所述的半导体结构，其特征在于，该第二阻障层的功函数是小于该导电层的功函数，而大于该第二功函数层的功函数。
9.一种半导体结构的制造方法，其特征在于，包括：
提供一基底，且在该基底中形成向下延伸的一沟槽；
在该沟槽的侧壁和底面上形成一栅极介电层；
在该栅极介电层的下方侧壁和底面上以及在该沟槽的下部中形成一第一功函数层；
在该栅极介电层的上方侧壁及该第一功函数层的顶面上形成一阻障材料层；
在该阻障材料层上形成一第二功函数材料层；
下凹该第二功函数材料层，以在该阻障材料层上形成一第二功函数层，并暴露出位于该栅极介电层的该上方侧壁上的部分的该阻障材料层；
去除部分的该阻障材料层，以形成一阻障层于该第二功函数层和该第一功函数层之间，并在该第二功函数层的侧壁与该栅极介电层之间形成空隙(spacing)；以及
形成一绝缘层于该沟槽中且位于该第二功函数层上。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，在该阻障材料层上形成该第二功函数材料层时，该第二功函数材料层是直接接触位于该栅极介电层的该上方侧壁上的前述部分的该阻障材料层。
11.如权利要求9所述的半导体结构的制造方法，其特征在于，该绝缘层是填入该第二功函数层的该侧壁与该栅极介电层之间的该空隙。
12.如权利要求9所述的半导体结构的制造方法，其特征在于，该绝缘层包含：
一第一绝缘部，位于该沟槽中且位于该第二功函数材料层上，且该第一绝缘部填入该第二功函数层的该侧壁与该栅极介电层之间的该空隙，该第一绝缘部更覆盖该第二功函数层的顶面及该侧壁；以及
一第二绝缘部，位于该沟槽中且位于该第一绝缘部上，其中该第二绝缘部与该第二功函数层是以该第一绝缘部相互分离。
13.如权利要求9所述的半导体结构的制造方法，其特征在于，该第二功函数层的该侧壁与该栅极介电层之间是具有一气隙，而该绝缘层位于该第二功函数层的顶面及该气隙的上方。
14.如权利要求9所述的半导体结构的制造方法，其特征在于，形成该第一功函数层是包括：
在该栅极介电层的该下方侧壁和该底面上形成一第一阻障层，以及在该沟槽的该下部中形成一导电层，且该第一阻障层围绕该导电层的侧壁和底面，其中该第一阻障层与该导电层形成该第一功函数层，
其中该阻障材料层是形成于该栅极介电层的该上方侧壁、该第一阻障层的顶面及该导电层的顶面上，
其中去除部分的该阻障材料层后所形成的该阻障层为一第二阻障层。
15.如权利要求14所述的半导体结构的制造方法，其特征在于，该阻障材料层的功函数是小于该导电层的功函数，而大于该第二功函数材料层的功函数。
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