KR20140145777A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 기판와, 반도체 기판으로부터 수직 연장되는 다수의 필라와, 각 필라의 측면 하부 둘레를 감싸도록 형성되어 필라의 상면보다 낮은 높이의 상면을 갖는 게이트 전극과, 필라 상부의 상면과 측면 둘레를 감싸도록 형성되는 살리사이드막과, 살리사이드막의 상면과 측면을 감싸도록 형성되는 하부전극 및 게이트 전극 상측과 살리사이드막 사이의 필라 측면을 감싸도록 형성되는 제1스페이서를 포함하는 반도체 소자를 개시한다. 본 기술에 따른 반도체 소자는 필라 상부 상면과 측면 둘레를 감싸도록 살리사이드막이 형성됨에 따라, 필라와 하부전극과의 접촉면적이 증대되어 콘택 저항이 감소될 수 있다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVIE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVIE}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 수직 트랜지스터를 갖는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소되고 있다. 그러나 채널 길이의 감소는 DIBL(Drain Induced Barrier Lowering)현상, 핫 캐리어 효과(Hot carrier effect) 및 펀치 쓰루(Punch through)와 같은 단채널 효과(Short channel effect)를 초래하게 된다.
이러한 문제점을 해결하기 위한 방법으로 접합 영역 길이를 감소시키거나 트랜지스터의 채널 영역에 리세스를 형성하여 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나 반도체 소자의 집적도가 기가 비트(Giga bit)를 육박함에 따라 게이트 전극 양측에 접합 영역이 형성되는 평판형 트랜지스터 구조로는 채널 길이를 스케일링 하더라도 요구되는 소자 면적을 만족시키기 어렵다. 따라서 상기의 문제를 해결하기 위해 제안된 기술이 수직 채널 트랜지스터이다.
한편, 도 3을 참조하여 종래의 수직 트랜지스터를 갖는 반도체 소자를 설명하면 다음과 같다.
종래의 반도체 소자는 반도체 기판(110)으로부터 수직 방향으로 연장되는 다수의 필라(115)와, 각 필라(115)의 측면을 둘러싸는 게이트 절연막(130)과, 게이트 절연막(130)에 의해 둘러 쌓인 필라(115)를 지정된 높이로 둘러싸는 게이트 전극(140)을 포함한다. 그리고 필라(115)의 상면에는 실리사이드막(160)이 형성되고, 이러한 실리사이드막(160)의 상에는 하부전극(170)이 형성된다.
상기와 같은 수직 채널 트랜지스터를 갖는 반도체 소자 특히, 상변화 메모리 소자는 축소화(Shrink) 추세에 따라 공정 난이도가 매우 높아지고 있다. 특히, 20nm급 이하에서는 축소화 추세에 따라 나타나는 콘택 저항의 증가에 의해 온 전류(On Current)가 감소되는 문제점이 있다.
따라서 최근의 반도체 소자는 콘택 저항의 감소에 의한 온 전류를 증가시키는 방법이 요구되고 있다.
본 발명의 실시예는 반도체 소자 제조 시 콘택 저항의 감소에 의해 온 전류가 증가되는 반도체 소자 및 이의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판에 상에 형성되는 하드 마스크 패턴을 이용하여 상기 반도체 기판을 식각하여 형성되는 다수의 필라; 상기 각 필라의 측면 하부 둘레를 감싸도록 형성되어 상기 필라의 상면보다 낮은 높이의 상면을 갖는 게이트 전극; 상기 필라 상부의 상면과 측면 둘레를 감싸도록 형성되는 살리사이드막; 상기 살리사이드막의 상면과 측면을 감싸도록 형성되는 하부전극; 및 상기 게이트 전극 상측의 상기 필라의 측면 상부 둘레를 감싸도록 형성되고, 상기 하드 마스크 패턴과 동일한 재질로 형성되어 상기 하드 마스크 패턴의 딥 아웃 시 상단으로부터 소정 깊이로 제거되는 제1스페이서를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 소자 제조방법은, 하드 마스크 패턴을 이용하여 다수의 필라를 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 도전물질을 갭필하고, 상기 갭필된 도전물질의 상면이 상기 필라의 상면보다 낮은 높이를 갖도록 에치백하는 단계; 상기 도전물질이 형성되지 않은 필라 상부의 측면 및 상기 하드 마스크 패턴의 측면에 상기 하드 마스크 패턴과 동일 물질로 이루어진 제1스페이서를 형성하는 단계; 상기 필라 상부의 상면과 측면을 노출시키도록 상기 하드 마스크 패턴과 제1스페이서의 상부를 제거하는 단계; 상기 노출된 필라 상부의 상면과 측면 둘레를 감싸도록 살리사이드막을 형성하는 단계; 및 상기 살리사이드막을 감싸도록 하부전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 기술에 의하면, 수직형 트랜지스터와 하부 전극과의 접촉면적이 증가되어 콘택 저항이 감소되고, 온 전류가 증가할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3은 종래의 반도체 소자를 도시한 단면도이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부여함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 본 발명의 실시예에 따른 반도체 소자는 상변화 메모리 소자(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 소자(RRAM: Resistive RAM), 강유전체 메모리 소자(FRAM:Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자(상변화 메모리 소자)는 수직 트랜지스터 구조체를 포함한다.
수직 트랜지스터 구조체는 반도체 기판(10)으로부터 수직 방형으로 연장되는 다수의 필라(15)와, 반도체 기판(10)의 표면에 형성되고 각 필라(15)의 측면을 둘러싸는 게이트 절연막(30)과, 게이트 절연막(30)에 의해 둘러 쌓인 필라(15)를 지정된 높이로 둘러싸는 게이트 전극(40)을 포함한다.
이때, 상기의 수직 트랜지스터 구조체의 게이트 전극(40)은 게이트 절연막(30) 및 필라(15) 보다 낮은 높이의 상면을 갖는다.
그리고 수직 트랜지스터 구조체의 상측 즉, 게이트 전극(40)이 형성되지 않은 필라(15)의 상부 영역에는 도시된 바와 같이 살리사이드(Salicide;Self Aligned Silicide)막(80)이 형성된다.
상기의 살리사이드막(80)은 필라(15) 상부의 상면과 측면의 둘레를 감싸도록 형성된다. 이러한 살리사이드막(80)은 필라의 상면에만 형성되는 종래의 실리사이드막과 비교할 때 실질적인 표면적이 증가함을 알 수 있다.
그리고 살리사이드막(80)의 상면과 측면에는 이 살리사이드막(80)을 감싸도록 하부전극(90)이 형성된다.
또, 수직 트랜지스터 구조체의 상측 즉, 게이트 전극(40)이 형성되지 않은 필라(15) 상부 측면에는 도시된 바와 같이 스페이서(50,60)가 형성된다. 이러한 스페이서는 필라(15)의 측면에서 게이트 전극(40)과 하부전극(90) 사이의 공간을 감싸도록 형성되는 제1스페이서(50)와, 제1스페이서(60)와 하부전극(90)의 측면을 감싸도록 형성되는 제2스페이서(60)를 포함한다. 이때, 제1스페이서(50)는 필라(15)를 형성하기 위한 하드 마스크 패턴(20, 도 2a 참조)과 식각 선택비가 같거나 유사한 재질로 이루어지는 것이 바람직하다.
즉, 본 발명의 실시예에서 살리사이드막(80)은 필라(15) 상부의 측면 둘레 면적만큼 접촉면적이 증가되고, 이로 인해 하부전극(90)과의 콘택 저항이 감소된다. 그리고 하부전극(90)과의 콘택 저항이 감소됨에 따라 온 전류(On Current)가 증가된다.
한편, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 다음과 같다.
도 2a에 도시된 바와 같이, 반도체 기판(10) 상에 하드 마스크막(미도시)을 증착한다. 하드 마스크막은 반도체 기판(10)과 식각 선택비를 갖는 물질, 예를 들어, 실리콘 산화막으로 형성할 수 있다. 그리고 하드 마스크막의 상에 포토레지스트 패턴(미도시)을 공지의 방식으로 형성하고, 이 포토레지스트 패턴을 마스크로 하여 하드 마스크막을 식각하여 하드 마스크 패턴(20)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 하드 마스크 패턴(20)을 마스크로 하여 반도체 기판(10)을 소정 깊이만큼 식각하여, 반도체 기판(10)에 다수의 필라(15)를 형성한다. 이러한 다수의 필라(15)는 반도체 기판(10)으로부터 수직 방향으로 연장하는 방향으로 형성된다.
그리고 다수의 필라(15)를 포함하는 반도체 기판(10) 즉, 노출된 필라(15)의 측면 및 필라(15) 사이의 반도체 기판(10) 표면에 게이트 절연막(30)을 형성한다. 예컨대, 게이트 절연막(30)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5) 또는 ONO(Oxide/Nitride/Oxide)막이 이용될 수 있다.
필라(15) 및 게이트 절연막(30)이 형성된 후에는 반도체 기판(10)에 불순물을 도핑하여 소스 영역(미도시)을 형성할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 도 2b에 도시된 반도체 기판 결과물 상부에 도전물질(40a)을 갭필하고, 갭필된 도전물질(40a)이 지정된 높이를 갖도록 에치백(Etch back)한다.
다음으로, 도 2d에 도시된 바와 같이, 도전물질(40a)의 상측에 위치하는 필라(15) 및 하드 마스크 패턴(20)의 측면을 둘러싸는 스페이서를 형성한다. 이러한 스페이서는 제1스페이서(50)와, 이 제1스페이서(50)의 외측에 위치하는 제2스페이서(60)를 포함한다.
상기의 제1스페이서(50)는 도 2c에 도시된 결과물 상면의 단차를 따라 제1스페이서용 물질 예를 들면, 하드 마스크 패턴(20)과 같거나 유사한 식각 선택비를 갖는 산화물을 증착하고, 이를 스페이서 식각함에 따라 형성된다.
제2스페이서(60)는 상술한 바와 같이 제1스페이서(50)의 외측에 위치된다. 이러한 제2스페이서(60)는 제1스페이서(50)를 포함하는 결과물 상면의 단차를 따라 제2스페이서용 물질 예를 들면, 질화물을 증착하고, 이를 스페이서 식각함에 따라 형성된다.
이후 도전물질(40a,도 2b 참조)을 식각하여 게이트 전극(40)을 형성한다. 이러한 게이트 전극(40)은 필라(15) 하부의 측면을 지정된 높이로 둘러싸게 된다. 즉, 게이트 전극(40)은 필라(15) 보다 낮은 높이의 상면을 갖도록 형성된다.
이어서, 도 2e에 도시된 바와 같이, 도 2d에 도시된 결과물에 갭필 절연물질을 형성하고, 이를 제2스페이서(60)의 상면이 노출될 때까지 평탄화하여 셀간 절연막(70)을 형성한다.
다음으로, 도 2f에 도시된 바와 같이, 하드 마스크 패턴(20)과, 이 하드 마스크 패턴(20)과 동일 식각 선택비를 갖는 제1스페이서(50)의 일부를 딥 아웃(Dip out)하여 제거한다. 이로 인해 본 발명의 실시예에서는 필라(15) 상부의 상면 및 측면이 노출되는 공간(25)이 형성된다.
그리고 상기의 과정에서 하드 마스크 패턴(20)과 제1스페이서(50)의 일부가 제거되어 노출된 필라(15)의 상부에 불순물이 도핑되어 드레인 영역(미도시)이 형성된다.
이어서, 도 2g에 도시된 바와 같이, 상기의 과정을 통해 노출된 필라(15) 상부의 상면과 측면 둘레를 따라 살리사이드(Salicide;Self Aligned Silicide)막(80)을 형성한다.
구체적으로, 도 2f에 도시된 결과물 중 하드 마스크 패턴(20)과 제1스페이서(50)의 일부가 제거되어 형성된 공간(25)에 살리사이드 형성물질을 증착한다. 이때의 살리사이드 형성물질은 코발트(Co), 티타늄(Ti), 니켈(Ni) 및 텅스텐(W)과 같은 전이 금속막이 이용될 수 있다.
그리고 필라(15)와 살리사이드 형성물질을 반응시키기 위해 열처리한다. 그러면 살리사이드 형성물질은 필라(15)와 직접 접촉한 부분에 반응이 일어나서 실리콘과 금속의 선택적 반응을 통해 자기 정렬된 실리사이드막 즉, 살리사이드막(80)으로 형성된다.
이후 살리사이드막(80)으로 반응되지 않은 살리사이드 형성물질은 공지의 방식으로 제거한다. 다시 말하면, 본 발명의 실시예에서 살리사이드막(80)은 필라(15) 상부의 상면과 측면 둘레를 감싸도록 형성된다.
다음으로, 도 2h에 도시된 바와 같이, 살리사이드막(80)이 형성된 필라(15) 상에 하부전극(90)을 형성한다. 이때의 하부전극(90)은 도 2g에 도시된 결과물에 도전물질을 증착하고, 이 도전물질을 에치 백하고 평탄화함으로써 형성될 수 있다.
여기서 하부전극(90)을 이루는 도전물질로는 TiN, TaN, WN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON 또는 TaON 등과 같은 물질이 사용될 수 있다.
이후 하부전극(90)의 상측에 상변화막(미도시)과 상부전극(미도시)을 형성하여 상변화 메모리 소자를 완성한다.
따라서 상기의 제조방법을 통해 제조되는 반도체 소자는 필라와 하부전극 사이에 형성되는 살리사이드막이 필라 상부의 상면과 측면 둘레를 따라 형성됨에 따라, 종래와 비교할 때 살리사이드막의 실질적인 표면적이 증가함을 알 수 있다. 이로 인해 본 발명의 실시예에 따른 살리사이드막은 하부전극과의 접촉면적의 증가에 따라 하부전극과의 콘택 저항이 감소된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 반도체 기판 15: 필라
20: 하드 마스크 패턴 30: 게이트 절연막
40: 게이트 전극 50: 제1스페이서
60: 제2스페이서 70: 셀간 절연막
80: 살리사이드막 90: 하부전극

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판으로부터 수직 연장되는 다수의 필라;
    상기 각 필라의 측면 하부 둘레를 감싸도록 형성되어 상기 필라의 상면보다 낮은 높이의 상면을 갖는 게이트 전극;
    상기 필라 상부의 상면과 측면 둘레를 감싸도록 형성되는 살리사이드막;
    상기 살리사이드막의 상면과 측면을 감싸도록 형성되는 하부전극; 및
    상기 게이트 전극 상측과 상기 살리사이드막 사이의 필라 측면을 감싸도록 형성되는 제1스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1스페이서의 측면과 상기 하부전극의 측면을 감싸도록 형성되는 제2스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 필라와 상기 게이트 전극 사이 및 상기 필라와 상기 제1스페이서의 사이에는 게이트 절연막이 형성된 것을 특징으로 하는 반도체 소자.
  4. 하드 마스크 패턴을 이용하여 다수의 필라를 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 도전물질을 갭필하고, 상기 갭필된 도전물질의 상면이 상기 필라의 상면보다 낮은 높이를 갖도록 에치백하는 단계;
    상기 도전물질이 형성되지 않은 필라 상부의 측면 및 상기 하드 마스크 패턴의 측면에 상기 하드 마스크 패턴과 동일 물질로 이루어진 제1스페이서를 형성하는 단계;
    상기 필라 상부의 상면과 측면을 노출시키도록 상기 하드 마스크 패턴과 제1스페이서의 상부를 제거하는 단계;
    상기 노출된 필라 상부의 상면과 측면 둘레를 감싸도록 살리사이드막을 형성하는 단계; 및
    상기 살리사이드막을 감싸도록 하부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제4항에 있어서,
    상기 반도체 기판에 다수의 필라를 형성한 후에는,
    상기 다수의 필라를 포함하는 반도체 기판 상에 게이트 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제4항에 있어서,
    상기 제1스페이서는 상기 하드 마스크 패턴과 식각 선택비가 같거나 유사한 물질인 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서,
    상기 제1스페이서를 형성하는 단계 후에는,
    상기 제1스페이서의 측면을 둘러싸는 제2스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제6항에 있어서,
    상기 하드 마스크 패턴과 제1스페이서의 상부를 제거하는 단계에서는 상기 제1스페이서의 상부를 둘러싸는 게이트 절연막이 제거되는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제7항에 있어서,
    상기 제2스페이서를 형성하는 단계 후에는,
    상기 제2스페이서용 물질 사이에 노출된 상기 도전물질을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제9항에 있어서,
    상기 도전물질을 제거하는 단계 후에는,
    전체 구조 상에 절연막을 갭필한 후 평탄화하여 셀간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
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