KR100887052B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
반도체소자의 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 고농도 불순물을 함유하는 도핑된 실리콘층의 상하에 언도프드 실리콘층을 적층하여 셀별 분리 후에 산화막을 제거하고, 실리콘층에 불순물을 주입하였으므로, 산화막 제거 공정시 불순물에 의한 패턴 쓰러짐이나 단락을 방지하여 각종 공정에 의한 불순물 농도 감소를 빙자하여 캐패시터의 전기적 특성이 형성되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 캐패시터 제조공정도.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 캐패시터 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 반도체기판 12, 32 : 층간절연막
14, 34 : 콘택플러그 16, 36 : 질화막
18, 38 : 산화막 20, 40 : 콘택홀
22, 44 : 도핑된 실리콘층 42,46 : 언도프드 실리콘층
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 도핑된 실리콘층을 전하저장전극으로 사용하는 캐패시터에서 도핑된 실리콘층의 상하에 언도프드 실리콘층을 형성하고 셀 분리 후에 불순물을 도핑하여 산화막 제거시의 패턴 불량을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위 해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.
소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.
DRAM 소자에서 셀내의 캐는 대략 25fF 정도의 캐패시턴스를 확보하여야하는데, 캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하므로, 표면적을 증가시키거나, 유전물질을 개량하는 방향으로 연구되고 있다.
유전물질 개량에 있어서는, 초기에는 유전률이 3.8인 산화막에서 유전률 7인 질화막을 사용하다가 현재 256M 이상의 소자에서는 Ta2O5, Al2O3 또는 HfO2 등의 새로운 유전물질이 적용되고 있으며, 캐패시터의 구조에서는 초기 스택 구조에서 고집적화로 스택이 힘들어지자 전하저장전극의 면적은 1.7∼2배정도 증가시키는 MPS를 실리콘더형 구조에 적용하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도이다.
먼저, 반도체기판(10)상에 전하저장전극 콘택 플러그(14)를 구비하는 층간절연막(12)을 형성하고, 상기 층간절연막(12)상에 식각장벽인 질화막(16)과 희생막인 산화막(18)을 순차적으로 형성한다.
그다음 상기 산화막(18)상에 전하저장전극 식각 마스크인 감광막 패턴(도시되지 않음)을 형성한 후, 상기 감광막 패턴을 마스크로 산화막(18) 및 질화막(16)을 순차적으로 식각하여 상기 콘택플러그(14)를 노출시키는 전하저장전극용 콘택홀(20)을 형성하고, 상기 감광막 패턴을 제거한다. (도 1a 참조).
그후, 상기 구조의 전표면에 고농도의 P 불순물이 함유된 도핑된 실리콘층(22)을 형성한 후, 화학기계 연마(이하 CMP라 칭함) 등의 방법으로 상기 산화막(18) 상부의 도핑된 실리콘층(22)을 제거하여 인접 셀들과 분리된 전하저장전극을 형성한다. (도 1b 참조).
그다음 상기 전하저장전극의 양면을 모두 사용하기 위하여 산화막(18)을 제거한다. 이때 패턴 쓰러짐이나 단락등이 발생된다. (도 1c 참조).
상기와 같은 종래 기술에 따른 반도체소자의 캐패시터 제조방법은, 캐패시터의 전도 특성을 향상시키기 위하여 고농도 불순물로 도핑된 실리콘층을 형성하고, 셀별로 분리시킨 후, 산화막을 제거하게 되는데, 이때 실리콘층에 포함되어있는 P 불순물에 의해 패턴이 쓰러지거나 단락 되는 불량이 발생되는 문제점이 있다.
또한 각종 습식 공정에 의해 불순물이 유실되어 도핑량이 떨어져 전하저장전극의 전기 특성이 악화되는 다른 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 전하저장전극이 되는 실리콘층을 언도프드 실리콘층/ 도핑된 실리콘층/언도프드 실리콘층의 적층 구조로 형성하고, 산화막을 제거하는 공정에서의 불순물에 의한 패 턴 쓰러짐이나 단락을 방지하고, 후에 언도프드 실리콘층에 불순물을 주입하여 불순물 유실에 의한 전하저장전극의 도전특성 저하를 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자의 캐패시터 제조방법의 특징은,
반도체기판상에 층간절연막을 형성하는 공정과,
상기 층간절연막상에 전하저장전극 영역 정의를 위한 절연막을 형성하는 공정과,
상기 절연막을 전하저장전극 영역 마스크를 이용하여 선택식각하여 콘택홀을 구비하는 절연막 패턴을 형성하는 공정과,
상기 구조의 전표면에 언도프드 실리콘층과 도핑된 실리콘층 및 언도프드 실리콘층을 순차적으로 형성하는 공정과,
상기 절연막 패턴 상부 표면의 언도프드 실리콘층과 도핑된 실리콘층 및 언도프드 실리콘층을 순차적으로 제거하는 공정과,
상기 절연막 패턴을 제거하여 셀별로 분리된 전하저장전극을 형성하는 공정과,
상기 절연막 패턴 상부 표면의 언도프드 실리콘층과 도핑된 실리콘층 및 언도프드 실리콘층을 순차적으로 제거하는 공정과,
상기 절연막 패턴을 제거하여 셀별로 분리된 전하저장전극을 형성하는 공정과,
상기 전하저장전극에 불순물을 도핑하는 공정을 구비함에 있다.
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또한 상기 도핑 공정은 PH3 가스가 N2 또는 He 가스의 1∼5% 희석가스, 50∼2000sccm, 1∼100torr, 600±50℃, 30∼120분간 전기로에서 열도핑하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조 공정도이다.
먼저, 전하저장전극 형성의 전공정 단계로서, 실리콘 웨이퍼등의 반도체기판(30)상에 전하저장전극용 콘택 플러그(34)를 구비하는 층간절연막(32)을 형성하고, 상기 층간절연막(34)상에 식각장벽인 질화막(36)과 전하저장전극 영역 정의를 위한 산화막(38)을 순차적으로 형성하고, 전하저장전극 식각 마스크를 이용한 사진 식각 공정으로 상기 산화막(38)과 질화막(36)을 선택 식각하여 콘택플러그(34)를 노출시키는 콘택홀(40)을 형성한다. 이때 상기 산화막은 TEOS, SOG, PSG, BPSG, 고밀도 플라즈마 화학기상증착산화막, 고온산화막, 중온산화막등으로 15∼25000Å 높이로 형성한다. (도 2a 참조).
그다음 상기 구조의 전표면에 제1언도프드 실리콘층(42), 도핑된 실리콘층(44) 및 제2 언도프드 실리콘층(46)을 순차적으로 형성한다. 여기서 상기 실리콘층들(42),(44),(46)은 비정질이거나 다결정으로 형성하되, 다결정실리콘층은 560∼650℃에서 0.2∼1.5torr 압력에서 형성하고, 비정질실리콘층은 480∼550℃에서 0.5∼1.5torr 압력에서 형성하며, 도핑된 실리콘층(44)은 SiH4 소스 가스를 500 ∼2000sccm, He N2에 희석된 PH3 가스를 도펀트로 100∼800sccm 으로하여 형성한다. (도 2b 참조).
그후, 상기 산화막(38) 상부의 실리콘층들(42),(44),(46)을 식각하여 각 콘택홀(40) 별로 분리시켜 콘택플러그(34)와 접촉되는 실리콘층들(42),(44),(46) 패턴으로된 전하저장전극을 형성하고, 상기 산화막(38)을 제거한 후, 실리콘층들(42),(44),(46)에 불순물을 도핑하여 전하저장전극의 전기 특성을 향상시킨다. 여기서 상기 도핑 공정은 PH3 가스가 N2 또는 He 가스에 대하여 1∼5%의 희석가스의 50∼2000sccm,1∼100torr, 600±50℃, 30∼120분간 전기로에서 열도핑을 실시한다. (도 2c 참조).
그다음 유전막과 플레이트전극을 형성하여 캐패시터를 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 고농도 불순물을 함유하는 도핑된 실리콘층의 상하에 언도프드 실리콘층을 적층하여 셀별 분리 후에 산화막을 제거하고, 실리콘층에 불순물을 주입하였으므로, 산화막 제거 공정시 불순물에 의한 패턴 쓰러짐이나 단락을 방지하여 각종 공정에 의한 불순물 농도 감소를 빙자하여 캐패시터의 전기적 특성이 형성되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (2)
- 반도체기판상에 층간절연막을 형성하는 공정과,상기 층간절연막상에 전하저장전극 영역 정의를 위한 절연막을 형성하는 공정과,상기 절연막을 전하저장전극 영역 마스크를 이용하여 선택식각하여 콘택홀을 구비하는 절연막 패턴을 형성하는 공정과,전표면에 언도프드 실리콘층과 도핑된 실리콘층 및 언도프드 실리콘층을 순차적으로 형성하는 공정과,상기 절연막 패턴 상부 표면의 언도프드 실리콘층과 도핑된 실리콘층 및 언도프드 실리콘층을 순차적으로 제거하는 공정과,상기 절연막 패턴을 제거하여 셀별로 분리된 전하저장전극을 형성하는 공정과,상기 전하저장전극에 불순물을 도핑하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 도핑 공정은 PH3 가스가 N2 또는 He 가스의 1∼5% 희석가스, 50∼2000sccm, 1∼100torr, 600±50℃, 30∼120분간 전기로에서 열도핑하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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| KR20010008409A (ko) * | 1998-12-26 | 2001-02-05 | 김영환 | 커패시터의 하부전극 형성방법 |
| KR20010008604A (ko) * | 1999-07-02 | 2001-02-05 | 김영환 | 고집적 반도체장치의 하부전극 형성방법 |
| KR100317534B1 (ko) * | 2000-01-05 | 2001-12-24 | 윤종용 | 커패시터 및 그 제조방법 |
| KR20020058311A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체장치의 스토리지노드 전극 제조방법 |
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Patent Citations (4)
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| KR20010008409A (ko) * | 1998-12-26 | 2001-02-05 | 김영환 | 커패시터의 하부전극 형성방법 |
| KR20010008604A (ko) * | 1999-07-02 | 2001-02-05 | 김영환 | 고집적 반도체장치의 하부전극 형성방법 |
| KR100317534B1 (ko) * | 2000-01-05 | 2001-12-24 | 윤종용 | 커패시터 및 그 제조방법 |
| KR20020058311A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체장치의 스토리지노드 전극 제조방법 |
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