JPS61145854A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61145854A JPS61145854A JP59269248A JP26924884A JPS61145854A JP S61145854 A JPS61145854 A JP S61145854A JP 59269248 A JP59269248 A JP 59269248A JP 26924884 A JP26924884 A JP 26924884A JP S61145854 A JPS61145854 A JP S61145854A
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- JP
- Japan
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- film
- silicon nitride
- silicon
- nitride film
- ta2o5
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にシリコン窒化膜／五酸化タン
タル／シリコン窒化Ｊｌｌ （Ｓｉ、ｓ ＮＬＩ ／
Ｔａｘｅｓ／ ５ｉ３Ｎｑ ）構造を用いたダイナミッ
ク・ランダム・アクセス・メモリ（ｄ−ＲＡＭ ）のス
トレージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔ
ｏｒ ）に関する。
タル／シリコン窒化Ｊｌｌ （Ｓｉ、ｓ ＮＬＩ ／
Ｔａｘｅｓ／ ５ｉ３Ｎｑ ）構造を用いたダイナミッ
ク・ランダム・アクセス・メモリ（ｄ−ＲＡＭ ）のス
トレージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔ
ｏｒ ）に関する。
ｄ−ＲＡＭストレージキャパシタとしてＴａｚ０５膜を
用いる第３図の断面図に示される構造のものは知られて
おり、同図において、２１はｐ型シリコン基板、２２は
５ｉＯｚのフィールド酸化膜、２３はｎ＋型層、２４は
ｎ＋型ソース、２５はゲート酸化膜、２６はゲート、２
７は多結晶シリコン（ポリシリコン）または金属シリサ
イドの下部電極、２８はＴａｚ０５膜、２９はポリシリ
コンまたは金属のシリサイドの上部電極、３０は例えば
ＡＩｌ電極、をそれぞれ示す。
用いる第３図の断面図に示される構造のものは知られて
おり、同図において、２１はｐ型シリコン基板、２２は
５ｉＯｚのフィールド酸化膜、２３はｎ＋型層、２４は
ｎ＋型ソース、２５はゲート酸化膜、２６はゲート、２
７は多結晶シリコン（ポリシリコン）または金属シリサ
イドの下部電極、２８はＴａｚ０５膜、２９はポリシリ
コンまたは金属のシリサイドの上部電極、３０は例えば
ＡＩｌ電極、をそれぞれ示す。
前記のｄ−ＲＡＭにおいては、下部電極２７上にＴａを
堆積し、熱酸化によってＴａｚ０５膜２８を形成する。
堆積し、熱酸化によってＴａｚ０５膜２８を形成する。
図示のキャパシタにおいて、容量（Ｃ）を大にするため
に誘電率が２０以上のＴａｚ０５を用い、また大なる面
積が得られるよう下部電極２７と上部電極２９を拡げた
構成となっている。
に誘電率が２０以上のＴａｚ０５を用い、また大なる面
積が得られるよう下部電極２７と上部電極２９を拡げた
構成となっている。
ポリシリコンの下部電極２７上にＴａを堆積するときの
温度が２５０℃では急激な抵抗減少があり高密度化した
Ｔａ１ｊｌが得られるが、他方Ｔａ膜にクラック等が発
生する問題がある。また、下部電極２７のシリコンがタ
ンタル膜へ混入する問題もある。かかる問題に対処する
には１５０℃以下の低い温度でＴａを堆積しなければな
らないという工程上の制約が発生する。また、Ｔａｚ０
５膜２８と上２８極２９間でも熱処理によって同様の問
題が発生し、Ｔａｘｅｓ １５１２Ｂが劣化する問題が
ある。
温度が２５０℃では急激な抵抗減少があり高密度化した
Ｔａ１ｊｌが得られるが、他方Ｔａ膜にクラック等が発
生する問題がある。また、下部電極２７のシリコンがタ
ンタル膜へ混入する問題もある。かかる問題に対処する
には１５０℃以下の低い温度でＴａを堆積しなければな
らないという工程上の制約が発生する。また、Ｔａｚ０
５膜２８と上２８極２９間でも熱処理によって同様の問
題が発生し、Ｔａｘｅｓ １５１２Ｂが劣化する問題が
ある。
本発明は上記問題点を解消した”ｓｋ／Ｔａよ０５／５
ｉ３Ｔｏ膜構造をもったｄ−ＲＡＭストレージキャパシ
タを提供するもので、その手段は゛、シリコン基板に形
成したダイナミック・ランダム・アクセス・メモリのス
トレージキャパシタは、基板上に順に設けた下部電極、
シリコン窒化膜、五酸化タンタル膜、シリコン窒化膜、
五酸化タンタル膜、上部電極によって構成されてなるこ
とを特徴とする半導体装置によってなされる。
ｉ３Ｔｏ膜構造をもったｄ−ＲＡＭストレージキャパシ
タを提供するもので、その手段は゛、シリコン基板に形
成したダイナミック・ランダム・アクセス・メモリのス
トレージキャパシタは、基板上に順に設けた下部電極、
シリコン窒化膜、五酸化タンタル膜、シリコン窒化膜、
五酸化タンタル膜、上部電極によって構成されてなるこ
とを特徴とする半導体装置によってなされる。
上記の半導体装置においては、Ｔａはシリコン窒化膜上
に堆積されたものであるので、シリコン窒化膜がシリコ
ンのタンタルへの混入を妨げ、また前記Ｔａを酸化して
得られる丁ａｓｏｓ １！上に他のシリコン窒化膜が形
成されているので、Ｔａｘｅｓ Ｉｌｌと上部電極との
間の従来例に見られるシリコンのタンタル中への混入が
防止されるのである。
に堆積されたものであるので、シリコン窒化膜がシリコ
ンのタンタルへの混入を妨げ、また前記Ｔａを酸化して
得られる丁ａｓｏｓ １！上に他のシリコン窒化膜が形
成されているので、Ｔａｘｅｓ Ｉｌｌと上部電極との
間の従来例に見られるシリコンのタンタル中への混入が
防止されるのである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に本発明実施例が断面図で示され、同図において
、１はｐ型シリコン基板、２はＳｉＯ＋のフィールド酸
化膜、３はｎ“型層、４はｎ′″型のソース、５ａ４＊
５ｉＯ２ｆ）’ｙ”−）Ｍ化１１１．５ｂｌ；ｔ ５
ｉＯｚの絶縁膜、６はゲート電極、７はポリシリコンま
たは金属シリサイドの下部電極、８はシリコン窒化膜、
９はＴａｘｅｓ １１１％ １０はシリコン窒化膜、１
１はＴａｘｅｓ Ｍ４．１２はポリシリコンまたは金属
シリサイドの上部電極、１３は燐・シリケート・ガラス
（ｐｓｃ ＞膜、１４と１５はＡＪ電極、をそれぞれ示
す。
、１はｐ型シリコン基板、２はＳｉＯ＋のフィールド酸
化膜、３はｎ“型層、４はｎ′″型のソース、５ａ４＊
５ｉＯ２ｆ）’ｙ”−）Ｍ化１１１．５ｂｌ；ｔ ５
ｉＯｚの絶縁膜、６はゲート電極、７はポリシリコンま
たは金属シリサイドの下部電極、８はシリコン窒化膜、
９はＴａｘｅｓ １１１％ １０はシリコン窒化膜、１
１はＴａｘｅｓ Ｍ４．１２はポリシリコンまたは金属
シリサイドの上部電極、１３は燐・シリケート・ガラス
（ｐｓｃ ＞膜、１４と１５はＡＪ電極、をそれぞれ示
す。
第１図から理解きれる如く、Ｔａλｏ５膜９はシリコン
窒化膜８と１０によりはさまれているので、Ｔａを熱酸
化してＴａｘｅｓ膜９を作るときに下部電極７からシリ
コンが混入することが防止され、またＴａｘｅｓ １１
１１１と上部電極１２についても同様である。
窒化膜８と１０によりはさまれているので、Ｔａを熱酸
化してＴａｘｅｓ膜９を作るときに下部電極７からシリ
コンが混入することが防止され、またＴａｘｅｓ １１
１１１と上部電極１２についても同様である。
そして、シリコン窒化膜は１００Å以下の薄い膜であっ
ても、前記したシリコンの混入を防ぐに十分である。
ても、前記したシリコンの混入を防ぐに十分である。
次に第２図を参照して第１図の装置を作る方法を説明す
る。
る。
第２図（ａ）：
先ず、ｐ型シリコン基板１にシリコン窒化膜を用いる通
常の選択酸化法によってＳｉＯ２のフィールド酸化１１
ｇ！２を形成する。
常の選択酸化法によってＳｉＯ２のフィールド酸化１１
ｇ！２を形成する。
第２回出）：
全面に５ｉ０２１］！１１、そしてその上にポリシリコ
ン膜を形成し、これらを同時にパターニングしてゲート
酸化膜５、ゲート６を形成し、これらをマスクにするセ
ルファライン法でｎ＋型層３、ｎ＋型のソース４を形成
する。
ン膜を形成し、これらを同時にパターニングしてゲート
酸化膜５、ゲート６を形成し、これらをマスクにするセ
ルファライン法でｎ＋型層３、ｎ＋型のソース４を形成
する。
第２図（Ｃ）：
全面に５ｉ０２Ｉｌｌを形成し、キャパシタを作るため
の窓開けをして絶縁１１１５ｂを残す０次いで下部電極
７を作るためのポリシリコン膜、シリコン窒化Ｉｌｌ
８を順に形成し、シリコン窒化膜上にＴａを堆積し、そ
れを熱酸化してＴａｚ０５護９を形成し、Ｔａｘｅｓ膜
９上にシリコン窒化ｌ！１１１１０を形成し、その上に
Ｔａを堆積し、Ｔａを熱酸化しテＴａ２ｅｓ Ｉ！！！
１１を形成シ、次に上部電極１２を作るためのポリシリ
コン膜を形成し、次いでこれら５層の襖を例えばドライ
エツチングで図示の形状にパターニングする。
の窓開けをして絶縁１１１５ｂを残す０次いで下部電極
７を作るためのポリシリコン膜、シリコン窒化Ｉｌｌ
８を順に形成し、シリコン窒化膜上にＴａを堆積し、そ
れを熱酸化してＴａｚ０５護９を形成し、Ｔａｘｅｓ膜
９上にシリコン窒化ｌ！１１１１０を形成し、その上に
Ｔａを堆積し、Ｔａを熱酸化しテＴａ２ｅｓ Ｉ！！！
１１を形成シ、次に上部電極１２を作るためのポリシリ
コン膜を形成し、次いでこれら５層の襖を例えばドライ
エツチングで図示の形状にパターニングする。
第２図（ｄ）：
次いで全面にＰＳＧＩＩ１１３を形成し、ＰＳＧ膜に電
極を形成するための窓開きをなす。
極を形成するための窓開きをなす。
最後にＡＩＶ電極１４．１５を形成すると第１図に示さ
れた装置が得られる。
れた装置が得られる。
なお、上記はｐ型シリコン基板を例に説明したが、本発
明装置はシリコン基板がｎ型である場合にも及ぶもので
ある。
明装置はシリコン基板がｎ型である場合にも及ぶもので
ある。
以上説明したように本発明よれば、シリコン窒化膜を設
けたために、Ｔａを堆積するときの温度が高温化されて
も従来例に見られたＴａのクラック等が抑えられたもの
となっており、下部電極、上部電極との反応も防止され
漏れ電流の発生が抑えられたものであるので、半導体装
置の製造歩留りと製品の特性向上に有効である。
けたために、Ｔａを堆積するときの温度が高温化されて
も従来例に見られたＴａのクラック等が抑えられたもの
となっており、下部電極、上部電極との反応も防止され
漏れ電流の発生が抑えられたものであるので、半導体装
置の製造歩留りと製品の特性向上に有効である。
第１図は本発明実施例の断面図、第２図（ａ）ないしく
ｄ）は第１図の装置を作る工程における同装置要部の断
面図、第３図は従来例の断面図である。 図中、ｌはｐ型シリコン基板、２は５ｉ０２のフィール
ド酸化膜、３はｎ＋型層、４はｎ＋型のソース、５ａは
５ｉ０２のゲート酸化膜、５ｂは５ｉＯｚの絶縁膜、６
はゲート電極、７はポリシリコンまたは金属シリサイド
の下部電極、８はシリコン窒化膜、９はＴａＬＯｓ Ｉ
ｍ！、ｌＯはシリコン窒化膜、１１はＴａｘｅｓ膜、１
２はポリシリコンまたは金属シリサイドの上部電極、１
３は燐・シリケート・ガラス（ＰＳＧ ）膜、１４と１
５はＡＩ電極、をそれぞれ示す。 第１図 、第２図 第２ｇ 第２１！１
ｄ）は第１図の装置を作る工程における同装置要部の断
面図、第３図は従来例の断面図である。 図中、ｌはｐ型シリコン基板、２は５ｉ０２のフィール
ド酸化膜、３はｎ＋型層、４はｎ＋型のソース、５ａは
５ｉ０２のゲート酸化膜、５ｂは５ｉＯｚの絶縁膜、６
はゲート電極、７はポリシリコンまたは金属シリサイド
の下部電極、８はシリコン窒化膜、９はＴａＬＯｓ Ｉ
ｍ！、ｌＯはシリコン窒化膜、１１はＴａｘｅｓ膜、１
２はポリシリコンまたは金属シリサイドの上部電極、１
３は燐・シリケート・ガラス（ＰＳＧ ）膜、１４と１
５はＡＩ電極、をそれぞれ示す。 第１図 、第２図 第２ｇ 第２１！１
Claims (1)
- シリコン基板に形成したダイナミック・ランダム・アク
セス・メモリのストレージキャパシタは、基板上に順に
設けた下部電極、シリコン窒化膜、五酸化タンタル膜、
シリコン窒化膜、五酸化タンタル膜、上部電極によって
構成されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269248A JPS61145854A (ja) | 1984-12-20 | 1984-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269248A JPS61145854A (ja) | 1984-12-20 | 1984-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61145854A true JPS61145854A (ja) | 1986-07-03 |
Family
ID=17469706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269248A Pending JPS61145854A (ja) | 1984-12-20 | 1984-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145854A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495117A (en) * | 1991-05-29 | 1996-02-27 | Ramtron International Corporation | Stacked ferroelectric memory cell |
| US5498890A (en) * | 1989-11-08 | 1996-03-12 | Samsung Electronics Co., Ltd. | Semiconductor device having a multi-layered dielectric structure and manufacturing method thereof |
| US5688724A (en) * | 1992-07-02 | 1997-11-18 | National Semiconductor Corporation | Method of providing a dielectric structure for semiconductor devices |
| US6861310B2 (en) * | 2000-03-02 | 2005-03-01 | Lsi Logic Corporation | Capacitor having a tantalum lower electrode and method of forming the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107566A (ja) * | 1981-12-22 | 1983-06-27 | Ricoh Co Ltd | 電子写真装置 |
| JPS5928369A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置用キヤパシタの製造方法 |
| JPS6066850A (ja) * | 1983-09-22 | 1985-04-17 | Sony Corp | Ｍｉｓ容量素子 |
-
1984
- 1984-12-20 JP JP59269248A patent/JPS61145854A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107566A (ja) * | 1981-12-22 | 1983-06-27 | Ricoh Co Ltd | 電子写真装置 |
| JPS5928369A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置用キヤパシタの製造方法 |
| JPS6066850A (ja) * | 1983-09-22 | 1985-04-17 | Sony Corp | Ｍｉｓ容量素子 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498890A (en) * | 1989-11-08 | 1996-03-12 | Samsung Electronics Co., Ltd. | Semiconductor device having a multi-layered dielectric structure and manufacturing method thereof |
| US5495117A (en) * | 1991-05-29 | 1996-02-27 | Ramtron International Corporation | Stacked ferroelectric memory cell |
| US5580814A (en) * | 1991-05-29 | 1996-12-03 | Ramtron International Corporation | Method for making a ferroelectric memory cell with a ferroelectric capacitor overlying a memory transistor |
| US5688724A (en) * | 1992-07-02 | 1997-11-18 | National Semiconductor Corporation | Method of providing a dielectric structure for semiconductor devices |
| US6861310B2 (en) * | 2000-03-02 | 2005-03-01 | Lsi Logic Corporation | Capacitor having a tantalum lower electrode and method of forming the same |
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