JPH04335572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04335572A JPH04335572A JP3135614A JP13561491A JPH04335572A JP H04335572 A JPH04335572 A JP H04335572A JP 3135614 A JP3135614 A JP 3135614A JP 13561491 A JP13561491 A JP 13561491A JP H04335572 A JPH04335572 A JP H04335572A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート絶縁膜の形成方
法に関し、特に固体撮像素子の水平転送部や垂直転送部
等の電荷転送部におけるゲート電極下のゲート絶縁膜の
形成方法に関する。
法に関し、特に固体撮像素子の水平転送部や垂直転送部
等の電荷転送部におけるゲート電極下のゲート絶縁膜の
形成方法に関する。
【０００２】
【従来の技術】ＣＣＤ固体撮像素子の水平転送部や垂直
転送部でのゲート構造の作成プロセスにおいて、ゲート
酸化膜を熱酸化により形成した後、減圧ＣＶＤ法により
耐圧向上等のためにシリコン窒化膜（Ｓｉ３Ｎ４） を
堆積させている。そして、このシリコン窒化膜の上に、
直にポリシリコン電極を堆積させると、ＭＯＳキャパシ
タのＣ‐Ｖ特性であるＢ‐Ｔバイアスによるフラットバ
ンド電圧ＶＦＢの変動が悪化してしまうため、シリコン
窒化膜を熱酸化させることによってゲート電極下に薄い
酸化膜を形成させている。また、この酸化膜の形成によ
るフラットバンド電圧ＶＦＢの安定化以外の目的として
は、ゲート電極をパターニングするときのエッチングに
よる下地選択比の向上も挙げられる。
転送部でのゲート構造の作成プロセスにおいて、ゲート
酸化膜を熱酸化により形成した後、減圧ＣＶＤ法により
耐圧向上等のためにシリコン窒化膜（Ｓｉ３Ｎ４） を
堆積させている。そして、このシリコン窒化膜の上に、
直にポリシリコン電極を堆積させると、ＭＯＳキャパシ
タのＣ‐Ｖ特性であるＢ‐Ｔバイアスによるフラットバ
ンド電圧ＶＦＢの変動が悪化してしまうため、シリコン
窒化膜を熱酸化させることによってゲート電極下に薄い
酸化膜を形成させている。また、この酸化膜の形成によ
るフラットバンド電圧ＶＦＢの安定化以外の目的として
は、ゲート電極をパターニングするときのエッチングに
よる下地選択比の向上も挙げられる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記Ｍ
ＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のゲート
絶縁膜では、ゲート電極下の薄い酸化膜を、シリコン窒
化膜を熱酸化させることで形成していたので、以下に示
す如き問題点があった。すなわち、■シリコン窒化膜の
熱酸化は、温度が高く、時間が長くかかるので、固体撮
像素子の微細化に伴い不純物の再拡散を防ぐためには、
低温化の方法のため、悪影響を及ぼすことになる。■シ
リコン窒化膜を熱酸化させると、ＭＯＳキャパシタのＣ
‐Ｖ特性の直線性が悪化（非直線化）してしまう。■ゲ
ート電極のエッチング時、シリコン窒化膜上のシリコン
酸化膜（ＳｉＯ２）が殆ど無くなってしまい、１層目電
極のＭＯＳと２層目電極のＭＯＳで絶縁膜に膜厚差が生
じて容量、ポテンシャル差が発生することになる。■ゲ
ート電極が従来の２層構造から３層構造へと多層化した
場合、２層目電極のエッチング時にシリコン酸化膜が無
くなり、その下のシリコン窒化膜まで削ってしまい、か
なり大きな容量、ポテンシャル差になる。■ゲート電極
をポリシリコン電極からタングステンシリコン電極にと
って代えた場合、下地選択比が悪化することと、タング
ステンシリコン電極をシリコン窒化膜で包み込むプロセ
スを使用したとき、つけ直しのシリコン窒化膜をその度
に熱酸化しなければならなく、熱処理工程がかなり多く
なってしまう。
ＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のゲート
絶縁膜では、ゲート電極下の薄い酸化膜を、シリコン窒
化膜を熱酸化させることで形成していたので、以下に示
す如き問題点があった。すなわち、■シリコン窒化膜の
熱酸化は、温度が高く、時間が長くかかるので、固体撮
像素子の微細化に伴い不純物の再拡散を防ぐためには、
低温化の方法のため、悪影響を及ぼすことになる。■シ
リコン窒化膜を熱酸化させると、ＭＯＳキャパシタのＣ
‐Ｖ特性の直線性が悪化（非直線化）してしまう。■ゲ
ート電極のエッチング時、シリコン窒化膜上のシリコン
酸化膜（ＳｉＯ２）が殆ど無くなってしまい、１層目電
極のＭＯＳと２層目電極のＭＯＳで絶縁膜に膜厚差が生
じて容量、ポテンシャル差が発生することになる。■ゲ
ート電極が従来の２層構造から３層構造へと多層化した
場合、２層目電極のエッチング時にシリコン酸化膜が無
くなり、その下のシリコン窒化膜まで削ってしまい、か
なり大きな容量、ポテンシャル差になる。■ゲート電極
をポリシリコン電極からタングステンシリコン電極にと
って代えた場合、下地選択比が悪化することと、タング
ステンシリコン電極をシリコン窒化膜で包み込むプロセ
スを使用したとき、つけ直しのシリコン窒化膜をその度
に熱酸化しなければならなく、熱処理工程がかなり多く
なってしまう。
【０００４】そこで、本発明は、素子の微細化に対応で
きるとともに、ＭＯＳキャパシタのＣ‐Ｖ特性の非直線
化を回避でき、しかもゲート電極のエッチングによる下
地選択比の悪化、バラツキの影響を排除でき、さらには
多層電極プロセスにおいて１層目ＭＯＳ構造と同等の容
量、ポテンシャルを２層目以降のＭＯＳ構造にも実現可
能なゲート絶縁膜の形成方法を提供することを目的とす
る。
きるとともに、ＭＯＳキャパシタのＣ‐Ｖ特性の非直線
化を回避でき、しかもゲート電極のエッチングによる下
地選択比の悪化、バラツキの影響を排除でき、さらには
多層電極プロセスにおいて１層目ＭＯＳ構造と同等の容
量、ポテンシャルを２層目以降のＭＯＳ構造にも実現可
能なゲート絶縁膜の形成方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上に第１の酸化膜を介してシ
リコン窒化膜を形成し、このシリコン窒化膜上に減圧Ｃ
ＶＤ法によって第２の酸化膜を形成し、この第２の酸化
膜上にゲート電極をパターニング後、ゲート電極の領域
外の第２の酸化膜を除去し、しかる後ゲート電極上及び
シリコン窒化膜上に第３の酸化膜を形成することを特徴
とする。本発明はさらに、第２の酸化膜上にゲート電極
をパターニング後、ゲート電極の領域外の第２の酸化膜
及びシリコン窒化膜を除去し、しかる後ゲート電極上及
び第１の酸化膜上に第２のシリコン窒化膜及び第３の酸
化膜を順に形成することを特徴とする。
に、本発明は、半導体基板上に第１の酸化膜を介してシ
リコン窒化膜を形成し、このシリコン窒化膜上に減圧Ｃ
ＶＤ法によって第２の酸化膜を形成し、この第２の酸化
膜上にゲート電極をパターニング後、ゲート電極の領域
外の第２の酸化膜を除去し、しかる後ゲート電極上及び
シリコン窒化膜上に第３の酸化膜を形成することを特徴
とする。本発明はさらに、第２の酸化膜上にゲート電極
をパターニング後、ゲート電極の領域外の第２の酸化膜
及びシリコン窒化膜を除去し、しかる後ゲート電極上及
び第１の酸化膜上に第２のシリコン窒化膜及び第３の酸
化膜を順に形成することを特徴とする。
【０００６】
【作用】ゲート絶縁膜を形成するに際し、先ず、半導体
基板上に第１の酸化膜を介して形成されたシリコン窒化
膜の上に、減圧ＣＶＤ法によって第２の酸化膜を形成す
る。この減圧ＣＶＤ法によれば、熱処理工程を削減でき
ることから、素子の微細化に対応でき、かつＭＯＳキャ
パシタのＣ‐Ｖ特性の非直線化を回避できる。また、ゲ
ート電極のパターニング後、第２の酸化膜のつけ直しを
行うことにより、ゲート電極のパターニングの際のエッ
チングによる下地選択比の悪化、バラツキを排除できる
とともに、多層電極プロセスにおいても１層目ＭＯＳ構
造と同等の容量、ポテンシャルを２層目以降のＭＯＳ構
造にも実現でき、特にシリコン窒化膜をもつけ直すこと
により、電極間の耐圧をより向上できる。
基板上に第１の酸化膜を介して形成されたシリコン窒化
膜の上に、減圧ＣＶＤ法によって第２の酸化膜を形成す
る。この減圧ＣＶＤ法によれば、熱処理工程を削減でき
ることから、素子の微細化に対応でき、かつＭＯＳキャ
パシタのＣ‐Ｖ特性の非直線化を回避できる。また、ゲ
ート電極のパターニング後、第２の酸化膜のつけ直しを
行うことにより、ゲート電極のパターニングの際のエッ
チングによる下地選択比の悪化、バラツキを排除できる
とともに、多層電極プロセスにおいても１層目ＭＯＳ構
造と同等の容量、ポテンシャルを２層目以降のＭＯＳ構
造にも実現でき、特にシリコン窒化膜をもつけ直すこと
により、電極間の耐圧をより向上できる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明によるゲート絶縁膜の形成方
法の一実施例を示す工程図である。本発明によるゲート
絶縁膜の形成方法においては、先ず、図１（Ａ）に示す
ように、シリコン基板１上に熱酸化によって形成された
シリコン酸化膜（ＳｉＯ２）２を介して減圧ＣＶＤ法に
よりシリコン窒化膜（Ｓｉ３Ｎ４） ３を堆積させる。 続いて、図１（Ｂ）に示すように、シリコン窒化膜３を
熱酸化させず、減圧ＣＶＤ法によって１００〜２００Å
程度の薄膜としてシリコン酸化膜（ＳｉＯ２）４をシリ
コン窒化膜３上に堆積させる。
に説明する。図１は本発明によるゲート絶縁膜の形成方
法の一実施例を示す工程図である。本発明によるゲート
絶縁膜の形成方法においては、先ず、図１（Ａ）に示す
ように、シリコン基板１上に熱酸化によって形成された
シリコン酸化膜（ＳｉＯ２）２を介して減圧ＣＶＤ法に
よりシリコン窒化膜（Ｓｉ３Ｎ４） ３を堆積させる。 続いて、図１（Ｂ）に示すように、シリコン窒化膜３を
熱酸化させず、減圧ＣＶＤ法によって１００〜２００Å
程度の薄膜としてシリコン酸化膜（ＳｉＯ２）４をシリ
コン窒化膜３上に堆積させる。
【０００８】次に、図１（Ｃ）に示すように、減圧ＣＶ
Ｄ法によってシリコン酸化膜４上にポリシリコン層５を
堆積し、このポリシリコン層５を反応性イオン・エッチ
ング（ＲＩＥ）等のプラズマドライエッチング法によっ
てパターニングすることにより、図１（Ｄ）に示すよう
に、ゲート電極６を形成する。ゲート電極６をエッチン
グした際、下地との選択比が装置の差や、再現性、ウエ
ハ面内或いは面間バラツキにより、残膜の膜厚に大きく
差を生じる。そのため、図１（Ｅ）に示すように、ゲー
ト電極６の領域外のシリコン窒化膜３上のシリコン酸化
膜４を全てフッ酸の薄い液によって除去する。
Ｄ法によってシリコン酸化膜４上にポリシリコン層５を
堆積し、このポリシリコン層５を反応性イオン・エッチ
ング（ＲＩＥ）等のプラズマドライエッチング法によっ
てパターニングすることにより、図１（Ｄ）に示すよう
に、ゲート電極６を形成する。ゲート電極６をエッチン
グした際、下地との選択比が装置の差や、再現性、ウエ
ハ面内或いは面間バラツキにより、残膜の膜厚に大きく
差を生じる。そのため、図１（Ｅ）に示すように、ゲー
ト電極６の領域外のシリコン窒化膜３上のシリコン酸化
膜４を全てフッ酸の薄い液によって除去する。
【０００９】次いで、図１（Ｆ）に示すように、ゲート
電極６上とシリコン窒化膜３上に減圧ＣＶＤ法によって
１００〜２００Å程度の薄膜としてシリコン酸化膜７を
堆積させる。このシリコン酸化膜７は、ゲート電極６の
下のシリコン酸化膜４と同一厚みで同製法によって形成
されることになる。この後は、従来のプロセスと同様に
ポリシリコンのゲート電極６の熱酸化を行い、しかる後
次工程へ進む。
電極６上とシリコン窒化膜３上に減圧ＣＶＤ法によって
１００〜２００Å程度の薄膜としてシリコン酸化膜７を
堆積させる。このシリコン酸化膜７は、ゲート電極６の
下のシリコン酸化膜４と同一厚みで同製法によって形成
されることになる。この後は、従来のプロセスと同様に
ポリシリコンのゲート電極６の熱酸化を行い、しかる後
次工程へ進む。
【００１０】上述したように、ＣＣＤ固体撮像装素子の
水平転送部や垂直転送部等でのＭＯＮＯＳ構造のゲート
絶縁膜の形成において、シリコン窒化膜３上のシリコン
酸化膜４の形成を、従来の熱酸化法ではなく減圧ＣＶＤ
法によって行うことにより、熱処理工程を削減できるこ
とから、ＭＯＳキャパシタのＣ‐Ｖ特性の非直線性を回
避できるとともに、素子の微細化に対応できることにな
る。
水平転送部や垂直転送部等でのＭＯＮＯＳ構造のゲート
絶縁膜の形成において、シリコン窒化膜３上のシリコン
酸化膜４の形成を、従来の熱酸化法ではなく減圧ＣＶＤ
法によって行うことにより、熱処理工程を削減できるこ
とから、ＭＯＳキャパシタのＣ‐Ｖ特性の非直線性を回
避できるとともに、素子の微細化に対応できることにな
る。
【００１１】また、シリコン酸化膜７のつけ直しプロセ
スを追加したことにより、ゲート電極６のエッチングに
よる下地選択比の悪化、バラツキの影響を排除できると
ともに、多層電極プロセスにおいても、１層目ＭＯＳ構
造と同等の容量、ポテンシャルが２層目以降のＭＯＳ構
造にも実現できることになる。例えば２層電極構造の場
合には、図２に示すように、１層目のゲート電極６を覆
うシリコン酸化膜７上にポリシリコンによる２層目のゲ
ート電極８をパターニングすることにより、シリコン酸
化膜４とシリコン酸化膜７との膜厚が同一であることか
ら、１層目のゲート電極６のＭＯＳキャパシタと２層目
のゲート電極８のＭＯＳキャパシタで絶縁膜の膜厚差が
ないため、１層目ＭＯＳ構造と２層電極構造で同等の容
量、ポテンシャルを実現できるのである。
スを追加したことにより、ゲート電極６のエッチングに
よる下地選択比の悪化、バラツキの影響を排除できると
ともに、多層電極プロセスにおいても、１層目ＭＯＳ構
造と同等の容量、ポテンシャルが２層目以降のＭＯＳ構
造にも実現できることになる。例えば２層電極構造の場
合には、図２に示すように、１層目のゲート電極６を覆
うシリコン酸化膜７上にポリシリコンによる２層目のゲ
ート電極８をパターニングすることにより、シリコン酸
化膜４とシリコン酸化膜７との膜厚が同一であることか
ら、１層目のゲート電極６のＭＯＳキャパシタと２層目
のゲート電極８のＭＯＳキャパシタで絶縁膜の膜厚差が
ないため、１層目ＭＯＳ構造と２層電極構造で同等の容
量、ポテンシャルを実現できるのである。
【００１２】図３は、本発明によるゲート絶縁膜の形成
方法の他の実施例を示す工程図である。本実施例におい
て、シリコン基板１上にシリコン酸化膜２を介して減圧
ＣＶＤ法によってシリコン窒化膜３を堆積させ、このシ
リコン窒化膜３上に減圧ＣＶＤ法によってシリコン酸化
膜４を堆積させ、このシリコン酸化膜４上にゲート電極
５をパターニングするまでの工程は、図１の（Ａ）〜（
Ｄ）までの各工程と同じである。
方法の他の実施例を示す工程図である。本実施例におい
て、シリコン基板１上にシリコン酸化膜２を介して減圧
ＣＶＤ法によってシリコン窒化膜３を堆積させ、このシ
リコン窒化膜３上に減圧ＣＶＤ法によってシリコン酸化
膜４を堆積させ、このシリコン酸化膜４上にゲート電極
５をパターニングするまでの工程は、図１の（Ａ）〜（
Ｄ）までの各工程と同じである。
【００１３】ゲート電極６のパターニング後、図３（Ａ
）に示すように、ゲート電極５を酸化させてシリコン酸
化膜９を形成し、続いて図３（Ｂ）に示すように、この
シリコン酸化膜９をマスクとしてＲＩＥ等のプラズマド
ライエッチング法などによってシリコン酸化膜４のみな
らず、シリコン窒化膜３をも取り除く。しかる後、図３
（Ｃ）に示すように、シリコン窒化膜１０及びシリコン
酸化膜１１を減圧ＣＶＤ法によってシリコン窒化膜３及
びシリコン酸化膜４と同一の膜厚で順に堆積することに
より、シリコン窒化膜１０及びシリコン酸化膜１１のつ
け直しを行う。
）に示すように、ゲート電極５を酸化させてシリコン酸
化膜９を形成し、続いて図３（Ｂ）に示すように、この
シリコン酸化膜９をマスクとしてＲＩＥ等のプラズマド
ライエッチング法などによってシリコン酸化膜４のみな
らず、シリコン窒化膜３をも取り除く。しかる後、図３
（Ｃ）に示すように、シリコン窒化膜１０及びシリコン
酸化膜１１を減圧ＣＶＤ法によってシリコン窒化膜３及
びシリコン酸化膜４と同一の膜厚で順に堆積することに
より、シリコン窒化膜１０及びシリコン酸化膜１１のつ
け直しを行う。
【００１４】上記ゲート構造を用いた例えば２層電極構
造を図４に示す。同図から明らかなように、ゲート電極
６のパターニング後、シリコン窒化膜１０及びシリコン
酸化膜１１をつけ直しすることにより、１層目のゲート
電極６と２層目のゲート電極８の間にシリコン窒化膜１
０が介在することになるため、両ゲート電極６，８間の
耐圧をより向上できることになる。
造を図４に示す。同図から明らかなように、ゲート電極
６のパターニング後、シリコン窒化膜１０及びシリコン
酸化膜１１をつけ直しすることにより、１層目のゲート
電極６と２層目のゲート電極８の間にシリコン窒化膜１
０が介在することになるため、両ゲート電極６，８間の
耐圧をより向上できることになる。
【００１５】なお、上記実施例においては、ゲート電極
６，８として、ポリシリコン電極を用いた場合について
説明したが、ポリシリコン電極に限らず、メタル及びメ
タルシリサイド電極を用いた場合にも同様に適用可能で
ある。また、シリコン窒化膜３上に減圧ＣＶＤ法によっ
て堆積されるシリコン酸化膜４は、ソースガスや成長温
度の制約をつけないものとする。
６，８として、ポリシリコン電極を用いた場合について
説明したが、ポリシリコン電極に限らず、メタル及びメ
タルシリサイド電極を用いた場合にも同様に適用可能で
ある。また、シリコン窒化膜３上に減圧ＣＶＤ法によっ
て堆積されるシリコン酸化膜４は、ソースガスや成長温
度の制約をつけないものとする。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ゲート絶縁膜を形成するに際し、半導体基板上に第１の
酸化膜を介して形成されたシリコン窒化膜の上に、減圧
ＣＶＤ法によって第２の酸化膜を形成することにより、
熱処理工程を削減できるため、素子の微細化に対応でき
、しかもＭＯＳキャパシタのＣ‐Ｖ特性の非直線化を回
避できる効果がある。
ゲート絶縁膜を形成するに際し、半導体基板上に第１の
酸化膜を介して形成されたシリコン窒化膜の上に、減圧
ＣＶＤ法によって第２の酸化膜を形成することにより、
熱処理工程を削減できるため、素子の微細化に対応でき
、しかもＭＯＳキャパシタのＣ‐Ｖ特性の非直線化を回
避できる効果がある。
【００１７】また、ゲート電極のパターニング後、第２
の酸化膜のつけ直しを行うことにより、ゲート電極のパ
ターニングの際のエッチングによる下地選択比の悪化、
バラツキを排除できるとともに、多層電極プロセスにお
いても１層目ＭＯＳ構造と同等の容量、ポテンシャルを
２層目以降のＭＯＳ構造にも実現でき、特に第２の酸化
膜とともにシリコン窒化膜をもつけ直すことにより、各
層のゲート電極間の耐圧をより向上できることになる。
の酸化膜のつけ直しを行うことにより、ゲート電極のパ
ターニングの際のエッチングによる下地選択比の悪化、
バラツキを排除できるとともに、多層電極プロセスにお
いても１層目ＭＯＳ構造と同等の容量、ポテンシャルを
２層目以降のＭＯＳ構造にも実現でき、特に第２の酸化
膜とともにシリコン窒化膜をもつけ直すことにより、各
層のゲート電極間の耐圧をより向上できることになる。
【図１】本発明よるゲート絶縁膜の形成方法の一実施例
を示す工程図である。
を示す工程図である。
【図２】本発明によるゲート構造の一例を示す断面図で
ある。
ある。
【図３】本発明よるゲート絶縁膜の形成方法の他の実施
例を示す工程図である。
例を示す工程図である。
【図４】本発明によるゲート構造の他の例を示す断面図
である。
である。
１ シリコン基板
２，４，７，９，１１ シリコン酸化膜３，１０
シリコン窒化膜 ６，８ ゲート電極
シリコン窒化膜 ６，８ ゲート電極
Claims (2)
- 【請求項１】 半導体基板上に第１の酸化膜を介して
シリコン窒化膜を形成し、前記シリコン窒化膜上に減圧
ＣＶＤ法によって第２の酸化膜を形成し、前記第２の酸
化膜上にゲート電極をパターニング後、前記ゲート電極
の領域外の前記第２の酸化膜を除去し、しかる後、前記
ゲート電極上及び前記シリコン窒化膜上に第３の酸化膜
を形成することを特徴とするゲート絶縁膜の形成方法。 - 【請求項２】 半導体基板上に第１の酸化膜を介して
第１のシリコン窒化膜を形成し、前記第１のシリコン窒
化膜上に減圧ＣＶＤ法によって第２の酸化膜を形成し、
前記第２の酸化膜上にゲート電極をパターニング後、前
記ゲート電極の領域外の前記第２の酸化膜及び前記第１
のシリコン窒化膜を除去し、しかる後、前記ゲート電極
上及び前記第１の酸化膜上に第２のシリコン窒化膜及び
第３の酸化膜を順に形成することを特徴とするゲート絶
縁膜の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135614A JP2976585B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
| KR1019920007425A KR100259438B1 (ko) | 1991-05-10 | 1992-05-01 | 게이트절연막의 형성방법 |
| US07/880,403 US5238863A (en) | 1991-05-10 | 1992-05-08 | Process for fabricating gate insulating structure of a charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135614A JP2976585B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04335572A true JPH04335572A (ja) | 1992-11-24 |
| JP2976585B2 JP2976585B2 (ja) | 1999-11-10 |
Family
ID=15155928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135614A Expired - Lifetime JP2976585B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5238863A (ja) |
| JP (1) | JP2976585B2 (ja) |
| KR (1) | KR100259438B1 (ja) |
Cited By (3)
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|---|---|---|---|---|
| JP2006261229A (ja) * | 2005-03-15 | 2006-09-28 | Fuji Photo Film Co Ltd | 固体撮像素子およびその製造方法 |
| JP2007189020A (ja) * | 2006-01-12 | 2007-07-26 | Fujifilm Corp | 固体撮像素子及び固体撮像素子の製造方法 |
| US7964451B2 (en) | 2006-01-30 | 2011-06-21 | Panasonic Corporation | Solid state imaging device and method for fabricating the same |
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|---|---|---|---|---|
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| TW218426B (ja) * | 1992-05-11 | 1994-01-01 | Samsung Electronics Co Ltd | |
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
| JP2647034B2 (ja) * | 1994-11-28 | 1997-08-27 | 日本電気株式会社 | 電荷結合素子の製造方法 |
| JP3399186B2 (ja) * | 1995-10-13 | 2003-04-21 | ソニー株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP2000500296A (ja) * | 1996-09-10 | 2000-01-11 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 電荷結合素子及びそのような素子を製造する方法 |
| KR20020059377A (ko) * | 2000-06-27 | 2002-07-12 | 롤페스 요하네스 게라투스 알베르투스 | 전하 결합 이미지 센서 제조방법 |
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| JP2007201319A (ja) * | 2006-01-30 | 2007-08-09 | Matsushita Electric Ind Co Ltd | 固体撮像装置およびその製造方法 |
| JP2007281165A (ja) * | 2006-04-06 | 2007-10-25 | Fujifilm Corp | 半導体素子の製造方法及び半導体素子 |
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|---|---|---|---|---|
| EP0072603B1 (en) * | 1978-06-14 | 1986-10-01 | Fujitsu Limited | Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride |
| US4466172A (en) * | 1979-01-08 | 1984-08-21 | American Microsystems, Inc. | Method for fabricating MOS device with self-aligned contacts |
| US4438157A (en) * | 1980-12-05 | 1984-03-20 | Ncr Corporation | Process for forming MNOS dual dielectric structure |
| JPS6455865A (en) * | 1987-08-26 | 1989-03-02 | Fujitsu Ltd | Manufacture of semiconductor device |
| JP2503621B2 (ja) * | 1989-01-23 | 1996-06-05 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-05-10 JP JP3135614A patent/JP2976585B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-01 KR KR1019920007425A patent/KR100259438B1/ko not_active IP Right Cessation
- 1992-05-08 US US07/880,403 patent/US5238863A/en not_active Expired - Lifetime
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| US7964451B2 (en) | 2006-01-30 | 2011-06-21 | Panasonic Corporation | Solid state imaging device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5238863A (en) | 1993-08-24 |
| JP2976585B2 (ja) | 1999-11-10 |
| KR100259438B1 (ko) | 2000-06-15 |
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