JPS61226951A - キヤパシタ - Google Patents
キヤパシタInfo
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- JPS61226951A JPS61226951A JP60066457A JP6645785A JPS61226951A JP S61226951 A JPS61226951 A JP S61226951A JP 60066457 A JP60066457 A JP 60066457A JP 6645785 A JP6645785 A JP 6645785A JP S61226951 A JPS61226951 A JP S61226951A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、素子分離領域、素子領域上のスペースを有効
に利用するキンパシタに係り、特に高集積半導体装置に
好適なキャパシタに関する。
に利用するキンパシタに係り、特に高集積半導体装置に
好適なキャパシタに関する。
ＬＳＩ、特にダイナミックメモリでは電荷蓄積用キャパ
シタの面積の縮小が高集積化の鍵なっている。キャパシ
タの面積を縮小する方法としては日経エレクトロニクス
誌１９８４年２月２７日刊の報告に示されているように
、（］）Ｓｉ基板に溝を形成する、（２）素子領域」二
にキャパシタを形成する、などの方法によってキャパシ
タの実効面積を増大する試みがなされている。
シタの面積の縮小が高集積化の鍵なっている。キャパシ
タの面積を縮小する方法としては日経エレクトロニクス
誌１９８４年２月２７日刊の報告に示されているように
、（］）Ｓｉ基板に溝を形成する、（２）素子領域」二
にキャパシタを形成する、などの方法によってキャパシ
タの実効面積を増大する試みがなされている。
後者の方法の例としてはアイ・イー・イー・イー・トラ
ンスアクションズ・オン・エレクトロン・デバイセズ（
ＩＥＥＩＥ Ｔｒａｎｓ ｏｎ Ｅｌ−ｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ）第ＥＤ−２９巻、第３号、第３６８頁
（１９８２）に記載されているように、素子領域上にＴ
ａを形成し、これを陽極酸化することによりＴａ２０５
を形成しているが、この構造ではＴ ａ 、 Ｏ，とＴ
ａの界面が４００℃程度の熱処理で反応を起こすため、
この方法を半導体製造工程に導入することは難ししＡ。
ンスアクションズ・オン・エレクトロン・デバイセズ（
ＩＥＥＩＥ Ｔｒａｎｓ ｏｎ Ｅｌ−ｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ）第ＥＤ−２９巻、第３号、第３６８頁
（１９８２）に記載されているように、素子領域上にＴ
ａを形成し、これを陽極酸化することによりＴａ２０５
を形成しているが、この構造ではＴ ａ 、 Ｏ，とＴ
ａの界面が４００℃程度の熱処理で反応を起こすため、
この方法を半導体製造工程に導入することは難ししＡ。
また、キャパシタの下地電極として多結晶Ｓｉを素子領
域上に形成し、この多結晶Ｓｉを熱酸化する方法が提案
されているが、多結晶Ｓｉ上では良質の５ｉｎ２ を形
成することは難しく、耐圧は５ＭＶ／■以下であった。
域上に形成し、この多結晶Ｓｉを熱酸化する方法が提案
されているが、多結晶Ｓｉ上では良質の５ｉｎ２ を形
成することは難しく、耐圧は５ＭＶ／■以下であった。
単結晶Ｓｉを熱酸化して形成した５１０２の耐圧は１．
０ＭＶ／ａｎであることを考えると、信頼性が不十分で
ある。
０ＭＶ／ａｎであることを考えると、信頼性が不十分で
ある。
本発明の目的は、半導体装置の素子分離領域とか、素子
領域−にのスペースにキャパシタとして利用し、キャパ
シタの占有面積を従来よりも著しく減少すると伴に、キ
ャパシタの信頼度、及び容量を高めることで、高集積高
信頼性の半導体装置に好適なキャパシタ提供することに
ある。
領域−にのスペースにキャパシタとして利用し、キャパ
シタの占有面積を従来よりも著しく減少すると伴に、キ
ャパシタの信頼度、及び容量を高めることで、高集積高
信頼性の半導体装置に好適なキャパシタ提供することに
ある。
素子分離領域、もしくは、素子領域−ににキャパシタを
形成する場合、層間絶縁膜上に多結晶Ｓｉ、も［）くは
非晶質Ｓｊを形成し、これを酸化することでＳｉＯ□
を形成して、これをキャパシタの誘電体として用いる方
法が提案されている。しかし、ポリ（ｐｏｌｙ） Ｓ
ｉを酸化して得たＳ ｉ Ｏ２は耐圧が５ＭＶ／ｆｆ１
ｉであり、このＳｊ、Ｏ，とを用いたキャパシタは信頼
度の点で不十分である。
形成する場合、層間絶縁膜上に多結晶Ｓｉ、も［）くは
非晶質Ｓｊを形成し、これを酸化することでＳｉＯ□
を形成して、これをキャパシタの誘電体として用いる方
法が提案されている。しかし、ポリ（ｐｏｌｙ） Ｓ
ｉを酸化して得たＳ ｉ Ｏ２は耐圧が５ＭＶ／ｆｆ１
ｉであり、このＳｊ、Ｏ，とを用いたキャパシタは信頼
度の点で不十分である。
また、高誘電率のＴａ２Ｏ，をキャパシタとして用いる
場合も、例えば反応性スパッタ法でＴａ２０Ｇ膜を単結
晶Ｓｉ基板上に形成した場合には欠陥密度の低い良質な
キャパシタを形成できる。しかし、多結晶Ｓｉ基板上に
Ｔａ２Ｏ，を形成した場合は絶縁耐圧も本来の値の半分
以下でかつ、欠陥密度が著しく多い。従って、素子領域
あるいは素子分離領域上の層間絶縁膜上に単結晶Ｓｉを
形成し、この単結晶Ｓｉを酸化して熱酸化膜が形成でき
れば素子領域上にも１０ Ｍ Ｖ ／ ａｎの耐圧を有
するＳ ｉ Ｏ，膜が形成できるし、反応性スパッタ法
によって良好なＴａ、Ｏ，膜を形成することもできる。
場合も、例えば反応性スパッタ法でＴａ２０Ｇ膜を単結
晶Ｓｉ基板上に形成した場合には欠陥密度の低い良質な
キャパシタを形成できる。しかし、多結晶Ｓｉ基板上に
Ｔａ２Ｏ，を形成した場合は絶縁耐圧も本来の値の半分
以下でかつ、欠陥密度が著しく多い。従って、素子領域
あるいは素子分離領域上の層間絶縁膜上に単結晶Ｓｉを
形成し、この単結晶Ｓｉを酸化して熱酸化膜が形成でき
れば素子領域上にも１０ Ｍ Ｖ ／ ａｎの耐圧を有
するＳ ｉ Ｏ，膜が形成できるし、反応性スパッタ法
によって良好なＴａ、Ｏ，膜を形成することもできる。
この技術を実現する方法としては、絶縁物上に単結晶Ｓ
ｉを形成する方法として、例えばアグネ社刊、固体物理
第１６巻、第２号（１９８１）に示されている様に、ブ
リッジング・エピタキシー（Ｂｖｉｄｇｇｉｎｇ Ｅｐ
ｉｔａｘｙ ）などの技術が有効である。
ｉを形成する方法として、例えばアグネ社刊、固体物理
第１６巻、第２号（１９８１）に示されている様に、ブ
リッジング・エピタキシー（Ｂｖｉｄｇｇｉｎｇ Ｅｐ
ｉｔａｘｙ ）などの技術が有効である。
本方法は、単結晶Ｓｉ基板上に部分的にＳｉｎ。
を形成し、その上にＣＶＤ法などにより多結晶Ｓｉを形
成した構造の試料に、パルスレーザ−光を照射する。こ
の結果ＳｉおよびＳ ｉ Ｏ２膜上の多結晶Ｓｉは溶融
するが、Ｓ ｉ Ｏ，膜の熱伝導率がＳｉ結晶のそれよ
りも約２桁低いため、レーザー光の照射終了後における
溶融Ｓｉの温度の下がり方は場所によって異なるため、
溶融層の結晶はまずＳｉ単結晶基板上で生じ、次いでＳ
ｉ Ｏ２膜のエツジ部分から横方向へエピタキシャル
に進行し、ＳｉＯ，Ｊ二にも単結晶Ｓｉを形成すること
ができる。
成した構造の試料に、パルスレーザ−光を照射する。こ
の結果ＳｉおよびＳ ｉ Ｏ２膜上の多結晶Ｓｉは溶融
するが、Ｓ ｉ Ｏ，膜の熱伝導率がＳｉ結晶のそれよ
りも約２桁低いため、レーザー光の照射終了後における
溶融Ｓｉの温度の下がり方は場所によって異なるため、
溶融層の結晶はまずＳｉ単結晶基板上で生じ、次いでＳ
ｉ Ｏ２膜のエツジ部分から横方向へエピタキシャル
に進行し、ＳｉＯ，Ｊ二にも単結晶Ｓｉを形成すること
ができる。
従って、本発明の概念はブリッジング、エピタキシャル
法で素子領域上の層間絶縁膜上に単結晶Ｓｉ膜を形成し
、該単結晶Ｓｉ上に熱酸化法でＳｉｎ、を形成するか、
もしくはＴａ、０５膜を形成することによって、高耐圧
のキャパシタを素子分離領域上に形成することにある。
法で素子領域上の層間絶縁膜上に単結晶Ｓｉ膜を形成し
、該単結晶Ｓｉ上に熱酸化法でＳｉｎ、を形成するか、
もしくはＴａ、０５膜を形成することによって、高耐圧
のキャパシタを素子分離領域上に形成することにある。
以下、本発明の詳細な説明する。
実施例１
第１図（ａ）に示す様に、Ｓｉ基板１上の一領域に５ｉ
ｎ２を形成する。同図（ｂ）に示す様に、Ｓｉ基板１、
及びＳｉＯ□２上に多結晶Ｓｉもしく５） くは非晶質Ｓｉ３をＣＶＤ法により形成する。同図（ｃ
）に示す様に、多結晶Ｓｉもしくは非晶質Ｓｉ３にレー
ザーを照射して、ブリッジングエピタキシャル法により
、多結晶Ｓｉもしくは非晶質Ｓｉ３を単結晶Ｓｉ３’
とする。この際、Ｓｉｎ。
ｎ２を形成する。同図（ｂ）に示す様に、Ｓｉ基板１、
及びＳｉＯ□２上に多結晶Ｓｉもしく５） くは非晶質Ｓｉ３をＣＶＤ法により形成する。同図（ｃ
）に示す様に、多結晶Ｓｉもしくは非晶質Ｓｉ３にレー
ザーを照射して、ブリッジングエピタキシャル法により
、多結晶Ｓｉもしくは非晶質Ｓｉ３を単結晶Ｓｉ３’
とする。この際、Ｓｉｎ。
２上の多結晶Ｓｉもしくは非晶質Ｓｉも単結晶化される
。同図（ｄ）に示す様に、酸化性雰囲気でのアニールに
より、単結晶Ｓｉ３’の表面にＳ ｉ Ｏ，” を形成
する。同図（ｅ）に示す様に、Ｓ ｉ Ｏ２”上に電極
４を形成する。あるいは同図（ｄ）の工程の次に同図（
ｆ）の如＜ Ｓ ｉ Ｏ，”上にＴａ２Ｏ，５を形成し
た後、電極４をＴａ２Ｏ。
。同図（ｄ）に示す様に、酸化性雰囲気でのアニールに
より、単結晶Ｓｉ３’の表面にＳ ｉ Ｏ，” を形成
する。同図（ｅ）に示す様に、Ｓ ｉ Ｏ２”上に電極
４を形成する。あるいは同図（ｄ）の工程の次に同図（
ｆ）の如＜ Ｓ ｉ Ｏ，”上にＴａ２Ｏ，５を形成し
た後、電極４をＴａ２Ｏ。
５上に形成してもよい。また、同様の効果は、他の遷移
金属Ｔｉ、Ｚｒ、Ｎｂ、Ｈｆなどの酸化物を用いても得
られる。
金属Ｔｉ、Ｚｒ、Ｎｂ、Ｈｆなどの酸化物を用いても得
られる。
上記の方法により、耐圧の放れた、欠陥密度の少ないＳ
ｉＯ□を、素子領域上に形成しうるので、高集積デバイ
スに好適なキャパシタを素子領土に形成することができ
る。
ｉＯ□を、素子領域上に形成しうるので、高集積デバイ
スに好適なキャパシタを素子領土に形成することができ
る。
実施例２
本実施例は本発明の概念をＤ−ＲＡＭに適用して、スタ
ックドキャパシタを有するＤ−ＲＡＭの製造方法を示す
ものである。
ックドキャパシタを有するＤ−ＲＡＭの製造方法を示す
ものである。
第２図（ａ）に示す様に、ソース６、ドレイン７、ゲー
ト電極９が形成され、層間絶縁膜８が、図の様に開口さ
れている。同図（ｂ）に示す様に、多結晶Ｓｉあるいは
非晶質Ｓｉ３を形成した後、レーザー光を照射する。同
図（ｃ）に示す様に、レーザー光を照射され、同図、（
ｂ）の多結晶あるいは非晶質Ｓｉ３は単結晶Ｓｉ３’
となる。同図（ｄ）に示す様に、酸化性雰囲気でアニー
ルして、単結晶Ｓｉ３’の表面を酸化してＳ ｉ Ｏ２
”を形成する。同図（ｅ）に示す様に、電極４を該Ｓｉ
Ｏ□″上に形成する。第２図（ｆ）に示す様に、第２図
（ｄ）に示す工程の次に、Ｔａ２Ｏ，５を該Ｓ ｉ Ｏ
２”上に形成し、更に、Ｔａ２Ｏ，５上に電極４を形成
してもよい。以上の方法により、高耐圧、小面積大容量
のキャパシタをスタッドキャパシタ（積み上げ方式）で
形成することができるのでＤ−ＲＡＭの高集積化に大き
く寄与することが可能である。
ト電極９が形成され、層間絶縁膜８が、図の様に開口さ
れている。同図（ｂ）に示す様に、多結晶Ｓｉあるいは
非晶質Ｓｉ３を形成した後、レーザー光を照射する。同
図（ｃ）に示す様に、レーザー光を照射され、同図、（
ｂ）の多結晶あるいは非晶質Ｓｉ３は単結晶Ｓｉ３’
となる。同図（ｄ）に示す様に、酸化性雰囲気でアニー
ルして、単結晶Ｓｉ３’の表面を酸化してＳ ｉ Ｏ２
”を形成する。同図（ｅ）に示す様に、電極４を該Ｓｉ
Ｏ□″上に形成する。第２図（ｆ）に示す様に、第２図
（ｄ）に示す工程の次に、Ｔａ２Ｏ，５を該Ｓ ｉ Ｏ
２”上に形成し、更に、Ｔａ２Ｏ，５上に電極４を形成
してもよい。以上の方法により、高耐圧、小面積大容量
のキャパシタをスタッドキャパシタ（積み上げ方式）で
形成することができるのでＤ−ＲＡＭの高集積化に大き
く寄与することが可能である。
以上、実施例１，２では、単結晶Ｓｉ上に５ｉｎ２．あ
るいはＴａｚｏ５／Ｓｉ、０２を誘電体として形成する
例について述べたが、単結晶Ｓｊ上に反応性スパッタ法
により直接Ｔａ２Ｏ，を形成してもよい。この場合、Ｔ
ａ２Ｏ，形成後、ｄｒｙＯ２アニールをすることで著し
く欠陥密度を減少することができ、前記実施例１，２と
同様に、素子分離領域上、素子領域上に積み上げた、高
信頼性のキャパシタを形成することができる。
るいはＴａｚｏ５／Ｓｉ、０２を誘電体として形成する
例について述べたが、単結晶Ｓｊ上に反応性スパッタ法
により直接Ｔａ２Ｏ，を形成してもよい。この場合、Ｔ
ａ２Ｏ，形成後、ｄｒｙＯ２アニールをすることで著し
く欠陥密度を減少することができ、前記実施例１，２と
同様に、素子分離領域上、素子領域上に積み上げた、高
信頼性のキャパシタを形成することができる。
また、Ｔａ２０５のかわりに、５ｉＮＯ（シリコンオキ
シナイトライド）Ｓ ｉ３Ｎ４．ＡＱ２０．、また、他
の遷移金属Ｎｂ、Ｈｆ、Ｔｉなどの酸化物を形成しても
同様な効果を得ることができる。
シナイトライド）Ｓ ｉ３Ｎ４．ＡＱ２０．、また、他
の遷移金属Ｎｂ、Ｈｆ、Ｔｉなどの酸化物を形成しても
同様な効果を得ることができる。
本発明によれば、非晶質上の単結晶Ｓｉを形成し、この
単結晶Ｓｉを酸化してＳｉＯ□を形成するので、このＳ
ｉ Ｏ２を誘電体とするキャパシタは、従来の方法で
素子分離領域−Ｌなどに形成したキャパシタよりも耐圧
が優れている。また、遷移金属酸化物のＴａ２Ｏ，など
と２層膜を形成しても、同様に、この良質のＳｉＯ２の
効果により耐圧の良好な、また欠陥密度の少ないキャパ
シタ素子領域上に形成しうる。
単結晶Ｓｉを酸化してＳｉＯ□を形成するので、このＳ
ｉ Ｏ２を誘電体とするキャパシタは、従来の方法で
素子分離領域−Ｌなどに形成したキャパシタよりも耐圧
が優れている。また、遷移金属酸化物のＴａ２Ｏ，など
と２層膜を形成しても、同様に、この良質のＳｉＯ２の
効果により耐圧の良好な、また欠陥密度の少ないキャパ
シタ素子領域上に形成しうる。
しかも、素子分離領域上に単結晶Ｓｉを成長しうるので
、素子分離領域の幅が１μｍとなったとしても、キャパ
シタ部の面積が７Ｘ７μｍ２とすると、約１．５倍以上
の容量の増加につながることになる。従って、今後、キ
ャパシタ面積の縮小とともに、素子分離領域上に形成し
たキャパシタ容量の比率が増すので、本発明の概念は、
メモリの高集積比に対しても有効である。
、素子分離領域の幅が１μｍとなったとしても、キャパ
シタ部の面積が７Ｘ７μｍ２とすると、約１．５倍以上
の容量の増加につながることになる。従って、今後、キ
ャパシタ面積の縮小とともに、素子分離領域上に形成し
たキャパシタ容量の比率が増すので、本発明の概念は、
メモリの高集積比に対しても有効である。
第１図は、本発明の一実施例になるキャパシタの製造プ
ロセスを示す断面図、第２図は、本発明をＤ−ＲＡＭに
適用しての製造に実施した一例を示す製造プロセスの、
断面図である。 １・・・８１基板、２・・・Ｓｉｎ、、３・・・多結晶
Ｓｉ、もしくは非晶質Ｓｉ、３′・・・単結晶Ｓｉ、４
・・・蓄積容量形成用ゲート電極、５・・・Ｔ ａ ２
０い６，７・・・ソース、ドレイン領域、８・・・層間
絶縁膜、９・・・トランスファーゲート電極。 １、］） ＼・−′ 第 １ 図 特開ＢＲ６１−２２６９５１（４） 第 Ｚ 図
ロセスを示す断面図、第２図は、本発明をＤ−ＲＡＭに
適用しての製造に実施した一例を示す製造プロセスの、
断面図である。 １・・・８１基板、２・・・Ｓｉｎ、、３・・・多結晶
Ｓｉ、もしくは非晶質Ｓｉ、３′・・・単結晶Ｓｉ、４
・・・蓄積容量形成用ゲート電極、５・・・Ｔ ａ ２
０い６，７・・・ソース、ドレイン領域、８・・・層間
絶縁膜、９・・・トランスファーゲート電極。 １、］） ＼・−′ 第 １ 図 特開ＢＲ６１−２２６９５１（４） 第 Ｚ 図
Claims (1)
- １、少なくとも一端を絶縁膜で被覆された半導体基板表
面に形成されたコンタクト穴を有する半導体装置におい
て、該コンタクト穴部分に露出した単結晶Ｓｉを結晶成
長の種々として、第２の単結晶Ｓｉが該コンタクト穴、
及び、該絶縁膜を覆う様に形成され、該絶縁膜上の該コ
ンタクト穴の内部、及び、該コンタクト穴の周辺の該絶
縁膜上を覆う様にして電極が形成されていることを特徴
とするキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066457A JPS61226951A (ja) | 1985-04-01 | 1985-04-01 | キヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066457A JPS61226951A (ja) | 1985-04-01 | 1985-04-01 | キヤパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226951A true JPS61226951A (ja) | 1986-10-08 |
Family
ID=13316315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066457A Pending JPS61226951A (ja) | 1985-04-01 | 1985-04-01 | キヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228163A (ja) * | 1988-03-09 | 1989-09-12 | Toshiba Corp | 半導体記憶装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795658A (en) * | 1980-12-05 | 1982-06-14 | Nec Corp | Manufacture of semiconductor device |
| JPS5968949A (ja) * | 1982-10-12 | 1984-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6037766A (ja) * | 1983-08-11 | 1985-02-27 | Nec Corp | 半導体装置 |
-
1985
- 1985-04-01 JP JP60066457A patent/JPS61226951A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795658A (en) * | 1980-12-05 | 1982-06-14 | Nec Corp | Manufacture of semiconductor device |
| JPS5968949A (ja) * | 1982-10-12 | 1984-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6037766A (ja) * | 1983-08-11 | 1985-02-27 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228163A (ja) * | 1988-03-09 | 1989-09-12 | Toshiba Corp | 半導体記憶装置の製造方法 |
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