JPS63255972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するもので、特に
多結晶シリコン膜を主成分とする電極又は電極配線とこ
れに積層される絶縁膜とを有する半導体装置の製造方法
に利用される。
多結晶シリコン膜を主成分とする電極又は電極配線とこ
れに積層される絶縁膜とを有する半導体装置の製造方法
に利用される。
（従来技術）
半導体基板主面の絶縁膜上に、多結晶シリコン膜を形成
し、更にその上に絶縁膜を形成した積層膜を電極又は電
極配線として利用する半導体装置は多い。 このような
半導体装置の１例として、ＥＰＲＯＭ（占き換え可能な
読み出し専用メモリ）をとりあげ、その製造方法につい
て図面を参照して以下説明する。 第２図は従来のヒＰ
ＲＯＭの模式的な断面図であり、第３図はその製造工程
途中の断面図である。 まずＰ−型シリコン基板１の表
面に、厚さ５００スの第１の熱酸化膜２と島状の素子領
域を囲むフィールド酸化膜１ａとを形成する。 次にそ
の上に厚さ１０００大の第１の多結晶シリコン膜３を低
圧ＣＶＤ法により形成する。
し、更にその上に絶縁膜を形成した積層膜を電極又は電
極配線として利用する半導体装置は多い。 このような
半導体装置の１例として、ＥＰＲＯＭ（占き換え可能な
読み出し専用メモリ）をとりあげ、その製造方法につい
て図面を参照して以下説明する。 第２図は従来のヒＰ
ＲＯＭの模式的な断面図であり、第３図はその製造工程
途中の断面図である。 まずＰ−型シリコン基板１の表
面に、厚さ５００スの第１の熱酸化膜２と島状の素子領
域を囲むフィールド酸化膜１ａとを形成する。 次にそ
の上に厚さ１０００大の第１の多結晶シリコン膜３を低
圧ＣＶＤ法により形成する。
次にこの多結晶シリコンＩＩｗ３にリンを熱拡散により
ドープした後、約１０００℃において熱酸化を行い、厚
さ５００人の第２の熱酸化１Ｉ１４を形成する。 次に
全面にコントロールゲートとなる第２の多結晶シリコン
膜５を堆積する。（第３図参照）。 次に写真蝕刻法に
より第２の多結晶シリコンＩｔ！、１５、第２の熱酸化
膜４、第１の多結晶シリコン膜３及び第１の熱酸化膜２
を順次エツチングして、第２図に示づようにコントロー
ルゲート１５、第２ゲート酸化膜１４、フローティング
ゲート１３及び第１ゲート酸化膜１２を形成する。 次
にこれら積層膜をマスクとしてＮ型不純物をイオン注入
し、熱処理を行ってＮ＋型トドレイン領域１６びＮ＋＋
ソース領域１７を形成するとともに、積層膜外面に後酸
化膜１８を形成する。 次に全面にパッシベーション摸
（例えばＰＳＧ膜）１９を堆積した後、選択的にエツチ
ングしてコンタクトホールを開孔し、更に全面にＡＩ
−３ｉ １３１を堆積した後、パクーニングしでドレイ
ン電極２０及びソース電極２１を形成して第２図に示す
Ｆ： Ｐ ＲＯＭセルを製造する。 前記Ｅ ｌ） Ｒ
ＯＭは、セルトランジスタのＮ＋型トドレイン領域１６
コントロールゲート１５とに正の高電圧を加えてフロー
ティングゲート１３に電子を注入し、占込みを行うデバ
イスである。 この注入電子は長期間にわたってフロー
ティングゲートに蓄積される必要がある。 しかしなが
ら何らかの偶発的な原因によって正の高電圧がコントロ
ールゲートに印加されると、フローティングゲートに蓄
積されていた注入電子は第２ゲート酸化膜１４を経てコ
ントロールゲートに吸収され、知らぬ間に記憶が消去さ
れてしまうことがある。 これは発生頻度がたとえ希れ
であっても、ＥＰＲＯＭにとっては致命的な欠陥である
。
ドープした後、約１０００℃において熱酸化を行い、厚
さ５００人の第２の熱酸化１Ｉ１４を形成する。 次に
全面にコントロールゲートとなる第２の多結晶シリコン
膜５を堆積する。（第３図参照）。 次に写真蝕刻法に
より第２の多結晶シリコンＩｔ！、１５、第２の熱酸化
膜４、第１の多結晶シリコン膜３及び第１の熱酸化膜２
を順次エツチングして、第２図に示づようにコントロー
ルゲート１５、第２ゲート酸化膜１４、フローティング
ゲート１３及び第１ゲート酸化膜１２を形成する。 次
にこれら積層膜をマスクとしてＮ型不純物をイオン注入
し、熱処理を行ってＮ＋型トドレイン領域１６びＮ＋＋
ソース領域１７を形成するとともに、積層膜外面に後酸
化膜１８を形成する。 次に全面にパッシベーション摸
（例えばＰＳＧ膜）１９を堆積した後、選択的にエツチ
ングしてコンタクトホールを開孔し、更に全面にＡＩ
−３ｉ １３１を堆積した後、パクーニングしでドレイ
ン電極２０及びソース電極２１を形成して第２図に示す
Ｆ： Ｐ ＲＯＭセルを製造する。 前記Ｅ ｌ） Ｒ
ＯＭは、セルトランジスタのＮ＋型トドレイン領域１６
コントロールゲート１５とに正の高電圧を加えてフロー
ティングゲート１３に電子を注入し、占込みを行うデバ
イスである。 この注入電子は長期間にわたってフロー
ティングゲートに蓄積される必要がある。 しかしなが
ら何らかの偶発的な原因によって正の高電圧がコントロ
ールゲートに印加されると、フローティングゲートに蓄
積されていた注入電子は第２ゲート酸化膜１４を経てコ
ントロールゲートに吸収され、知らぬ間に記憶が消去さ
れてしまうことがある。 これは発生頻度がたとえ希れ
であっても、ＥＰＲＯＭにとっては致命的な欠陥である
。
（発明が解決しようとする問題点）
本発明の目的は、多結晶シリコン膜に積層された薄い絶
縁膜の絶縁破壊耐圧を向上させる半導体装置の製造方法
を提供することにある。
縁膜の絶縁破壊耐圧を向上させる半導体装置の製造方法
を提供することにある。
［発明の構成］
（問題点を解決するための手段）
本発明は、半導体基数主面上の第１絶縁膜上にリンを含
まないかリン濃度５Ｘ １０” ｃｍ−３未満の非単結
晶シリコン膜を反応温度４００℃ないし６００℃で形成
し、この非単結晶シリコン膜形成に連続してリン濃度５
Ｘ １０２０ｃ＋ｎ−３以上の多結晶シリコン膜を形成
し、このリン濃度５Ｘ １０” ＣＵ”以上の多結晶シ
リコン膜形成に連続してリンを含まないかリンｅ ａ
ｓｘ １ｏ２０ｃｍ−３未満の多結晶シリコン膜を形成
する第１のｌ Ｆ、１工程と、前記リンを含まないかリ
ンａＩＪｉ ５ｘ １０２０ＣＩＯ−３未満の多結晶シ
リコン膜上に第２絶縁膜を形成する第２の積層工程とを
含むことを特徴とする半導体装置の製造方法である。
まないかリン濃度５Ｘ １０” ｃｍ−３未満の非単結
晶シリコン膜を反応温度４００℃ないし６００℃で形成
し、この非単結晶シリコン膜形成に連続してリン濃度５
Ｘ １０２０ｃ＋ｎ−３以上の多結晶シリコン膜を形成
し、このリン濃度５Ｘ １０” ＣＵ”以上の多結晶シ
リコン膜形成に連続してリンを含まないかリンｅ ａ
ｓｘ １ｏ２０ｃｍ−３未満の多結晶シリコン膜を形成
する第１のｌ Ｆ、１工程と、前記リンを含まないかリ
ンａＩＪｉ ５ｘ １０２０ＣＩＯ−３未満の多結晶シ
リコン膜上に第２絶縁膜を形成する第２の積層工程とを
含むことを特徴とする半導体装置の製造方法である。
（作用）
本発明の作用を第４図ないし第８図によって説明する。
第４図のように、第１の積層工程で、まず半導体基板の
第１絶縁膜上に反応温度４００℃ないし６００℃でシリ
コンを堆積させると、結晶化は殆ど進まず非単結晶シリ
コンＭｕ（Ｃ膜）が形成され、引続き反応温度を従来技
術の場合と同程度の６００℃ないし８００℃に上げ多結
晶シリコン膜（Ｂ膜およびＣＦりを形成すると７、粒径
が例えば１００ス以下の小さい緻密な第１の多結晶シリ
コン膜〈Ａ膜＋ Ｂ ＩＩＱ ＋ Ｃ摸）が形成される
。 即ち、反応温度が従来技術と同程度であっても粒径
が１００ス以下の多結晶シリコン膜が従来と同程度の所
要時間で形成される。 この粒径の小さい緻密な第１の
多結晶シリコン膜を電極又は電極配線として、第２の積
層］稈で第２絶縁膜を積層した場合の界面は凹凸も不純
物トラップも減少し高耐圧が得られる。
第１絶縁膜上に反応温度４００℃ないし６００℃でシリ
コンを堆積させると、結晶化は殆ど進まず非単結晶シリ
コンＭｕ（Ｃ膜）が形成され、引続き反応温度を従来技
術の場合と同程度の６００℃ないし８００℃に上げ多結
晶シリコン膜（Ｂ膜およびＣＦりを形成すると７、粒径
が例えば１００ス以下の小さい緻密な第１の多結晶シリ
コン膜〈Ａ膜＋ Ｂ ＩＩＱ ＋ Ｃ摸）が形成される
。 即ち、反応温度が従来技術と同程度であっても粒径
が１００ス以下の多結晶シリコン膜が従来と同程度の所
要時間で形成される。 この粒径の小さい緻密な第１の
多結晶シリコン膜を電極又は電極配線として、第２の積
層］稈で第２絶縁膜を積層した場合の界面は凹凸も不純
物トラップも減少し高耐圧が得られる。
次に従来法の熱拡散によって形成された第１多結晶シリ
コン膜のリン濃度は、第５図に示すように、電極又は電
極配線の第１絶縁膜に接するＡｌｌ’！Ｊおよび第２絶
縁膜に接するＣ膜のリン濃度はＢ膜のそれよりも高い。
コン膜のリン濃度は、第５図に示すように、電極又は電
極配線の第１絶縁膜に接するＡｌｌ’！Ｊおよび第２絶
縁膜に接するＣ膜のリン濃度はＢ膜のそれよりも高い。
それに対して本光明では、前記膜緻密性の改良と複合
させて、第６図に示すように、Ｃ膜及びＡ膜をいずれし
リンを含まないか中間Ｂ膜におけるよりもリン濃度を低
濃度にした層で構成したから、第１及び第２の絶縁膜の
耐圧が高くなる。 すなわち、Ａ層のリン濃度に対する
第２ゲート耐圧は第７図に、また０層のリン濃度に対す
る第１ゲート耐圧は第８図に示したが、両図をみてわか
るように、いずれの場合にも、リン濃度が５ ｘ １０
” ｃｍ−３未満であると、高い耐圧が維持されること
かわかる。
させて、第６図に示すように、Ｃ膜及びＡ膜をいずれし
リンを含まないか中間Ｂ膜におけるよりもリン濃度を低
濃度にした層で構成したから、第１及び第２の絶縁膜の
耐圧が高くなる。 すなわち、Ａ層のリン濃度に対する
第２ゲート耐圧は第７図に、また０層のリン濃度に対す
る第１ゲート耐圧は第８図に示したが、両図をみてわか
るように、いずれの場合にも、リン濃度が５ ｘ １０
” ｃｍ−３未満であると、高い耐圧が維持されること
かわかる。
さらに、リンを多結晶シリコン膜形成時に同時に拡散し
ているので、従来のように多結晶シリコン膜を形成後に
リンを拡散することがなく、工程の短縮となる。
ているので、従来のように多結晶シリコン膜を形成後に
リンを拡散することがなく、工程の短縮となる。
（実施例）
本発明の実施例として第１図に示すキャパシタの製造方
法について述べる。 まずシリコン基板５１の表面にη
さ５００Ｘの第１の絶縁膜（熱酸化膜）５２を形成する
。 次に減圧ＣＶＤ装置を用い、反応謁１ｉ４００℃〜
６００℃でシランガス（３ｉ Ｈａ ＞を熱分解し非単
結晶シリコンＭ！ （９２１１１度ｉｘ ＋ｏ２０ｃｒ
３）を絶縁膜５２上に少なくとも３０ス厚堆積する。
反応温度６００℃以下では絶縁膜５２に吸着された３ｉ
原イの結晶化は殆ど進行せず非単結晶シリコンＩｆ！５
３が形成される。 絶縁膜５２の表面は一様な面密度の
非単結晶シリコン膜５３で被覆される必要があり、他方
堆積速度が小ざいので必曹以上に厚い膜を形成すると時
間がかかりすぎるので少なくとも３０人厚程度とするこ
とが望ましい。 次に前記非単結晶シリコン膜５３形成
工程に連続して、即ち基板を外気にさらすことなく、減
圧ＣＶＤ法で反応温度を６００℃〜８００℃に上げ、非
単結晶シリコン膜５３上にリン濁度ＩＸ １０” ＯＵ
”の多結晶シリコンＩＩ！５４を厚さ約１０００人積層
し、さらに連続で多結晶シリコン膜（リン濃度ｌｘ １
０” ｃｒ’ ＞ ５５を５００ス積肘する。
法について述べる。 まずシリコン基板５１の表面にη
さ５００Ｘの第１の絶縁膜（熱酸化膜）５２を形成する
。 次に減圧ＣＶＤ装置を用い、反応謁１ｉ４００℃〜
６００℃でシランガス（３ｉ Ｈａ ＞を熱分解し非単
結晶シリコンＭ！ （９２１１１度ｉｘ ＋ｏ２０ｃｒ
３）を絶縁膜５２上に少なくとも３０ス厚堆積する。
反応温度６００℃以下では絶縁膜５２に吸着された３ｉ
原イの結晶化は殆ど進行せず非単結晶シリコンＩｆ！５
３が形成される。 絶縁膜５２の表面は一様な面密度の
非単結晶シリコン膜５３で被覆される必要があり、他方
堆積速度が小ざいので必曹以上に厚い膜を形成すると時
間がかかりすぎるので少なくとも３０人厚程度とするこ
とが望ましい。 次に前記非単結晶シリコン膜５３形成
工程に連続して、即ち基板を外気にさらすことなく、減
圧ＣＶＤ法で反応温度を６００℃〜８００℃に上げ、非
単結晶シリコン膜５３上にリン濁度ＩＸ １０” ＯＵ
”の多結晶シリコンＩＩ！５４を厚さ約１０００人積層
し、さらに連続で多結晶シリコン膜（リン濃度ｌｘ １
０” ｃｒ’ ＞ ５５を５００ス積肘する。
（便宜上この工程を第１の積層工程という） 次に約１
０００℃において第１の多結晶シリコン膜５５を熱酸化
し、厚さ５００Ｘの第２の絶縁膜として熱酸化膜５６を
形成する。（便宜上第２の積層工程という） 熱酸化膜
５６はこのキャパシタの誘電体膜となる。 次に熱酸化
ｌ！５６の上に厚さ３５００人、面抵抗２０Ωの他の一
方のキャパシタ電極となる第２の多結晶シリコン膜５７
を堆積する。 次に写真蝕刻法により積層膜をエツチン
グして第１図に示すキャパシタを製作する。 本発明に
よる前記製造方法により製作したキャパシタと従来の製
造方法により製作したキャパシタとの保持耐圧を比較測
定した。 第９図にその結果を示す。
０００℃において第１の多結晶シリコン膜５５を熱酸化
し、厚さ５００Ｘの第２の絶縁膜として熱酸化膜５６を
形成する。（便宜上第２の積層工程という） 熱酸化膜
５６はこのキャパシタの誘電体膜となる。 次に熱酸化
ｌ！５６の上に厚さ３５００人、面抵抗２０Ωの他の一
方のキャパシタ電極となる第２の多結晶シリコン膜５７
を堆積する。 次に写真蝕刻法により積層膜をエツチン
グして第１図に示すキャパシタを製作する。 本発明に
よる前記製造方法により製作したキャパシタと従来の製
造方法により製作したキャパシタとの保持耐圧を比較測
定した。 第９図にその結果を示す。
縦軸は第１の多結晶シリコン膜と第２の多結晶シリコン
膜との間に電圧を印加したときの熱酸化膜５６の耐圧を
電界強度で示した値、横軸はリン濃度を表したものであ
る。 ○印は本発明、・印は従来のそれぞれの製造方法
による値で、交叉する垂直部分はそのバラツキを示す。
膜との間に電圧を印加したときの熱酸化膜５６の耐圧を
電界強度で示した値、横軸はリン濃度を表したものであ
る。 ○印は本発明、・印は従来のそれぞれの製造方法
による値で、交叉する垂直部分はそのバラツキを示す。
この図より明らかなように本発明の製造方法により耐
圧は向上する。
圧は向上する。
前記実施例の第２の積層工程においては、第１の多結晶
シリコン膜５５を熱酸化して絶縁ＩＩＩ （シリコン酸
化ＩＩ！Ｊ５６）を積層したが、他の絶縁物を堆積して
も本発明の効果は得られる。 また本実施例はＥＰＲＯ
Ｍのキャパシタについて述べたが、多結晶シリコンを主
成分とする電極又は電極配線と絶縁膜を介して他の導電
層と対向する構成要素を有するその他の半導体装置の製
造方法に対しても本発明は勿論適用できる。
シリコン膜５５を熱酸化して絶縁ＩＩＩ （シリコン酸
化ＩＩ！Ｊ５６）を積層したが、他の絶縁物を堆積して
も本発明の効果は得られる。 また本実施例はＥＰＲＯ
Ｍのキャパシタについて述べたが、多結晶シリコンを主
成分とする電極又は電極配線と絶縁膜を介して他の導電
層と対向する構成要素を有するその他の半導体装置の製
造方法に対しても本発明は勿論適用できる。
［発明の効果］
本発明の製造方法においては、シリコン原子の吸着点が
高濃度に分布すると推定される非単結晶シリコン膜を下
地として多結晶シリコン膜（リン濃度５ｘ １０” ｃ
ｅ−３以上）を堆積するため、その粒径は小さく例えば
１００Ｘ以下となると共に緻密な膜となり、また従来の
ように多結晶シリコン膜を形成してからリンを拡散する
ことがなく、工程短縮につながる。 さらに絶縁膜を積
層してもその界面においては結晶の凹凸等電界集中を生
ずる局所も大幅に減少し、またリン濃度５Ｘ １０２０
ＣＩｌ−３以上の多結晶シリコン膜上に通常（リンを含
まないかリン濃度５ ｘ １０” ｃｒａ−”未満）の
多結晶シリコン膜を堆積しているので、絶縁膜を積台し
ても絶縁膜中へのリンの拡散が減少し、前記膜緻密性と
複合して耐圧を向上できる。
高濃度に分布すると推定される非単結晶シリコン膜を下
地として多結晶シリコン膜（リン濃度５ｘ １０” ｃ
ｅ−３以上）を堆積するため、その粒径は小さく例えば
１００Ｘ以下となると共に緻密な膜となり、また従来の
ように多結晶シリコン膜を形成してからリンを拡散する
ことがなく、工程短縮につながる。 さらに絶縁膜を積
層してもその界面においては結晶の凹凸等電界集中を生
ずる局所も大幅に減少し、またリン濃度５Ｘ １０２０
ＣＩｌ−３以上の多結晶シリコン膜上に通常（リンを含
まないかリン濃度５ ｘ １０” ｃｒａ−”未満）の
多結晶シリコン膜を堆積しているので、絶縁膜を積台し
ても絶縁膜中へのリンの拡散が減少し、前記膜緻密性と
複合して耐圧を向上できる。
第１図は本発明の製造方法により製作した平板電極を有
するキャパシタの断面図、第２図は従来の製造方法を説
明するためのＥ Ｐ ＲＯＭの断面図、第３図はこのＥ
ＰＲＯＭの製造工程における基板部分断面図、第４図な
いし第８図は本発明の詳細な説明する図、第９図は本発
明及び従来のそれぞれの製造方法によるキャパシタの耐
圧比較結果を示す図である。 ５１・・・半導体基板 ５２・・・第１絶縁躾、 ５３
・・・非単結晶シリコン膜（リン１度５Ｘ １０２０Ｃ
Ｉ−’未満）、 ５４・・・多結晶シリコンＩｔ！Ｊ（
リン濃度５Ｘ１０２０ｃ「３以上）、 ５５・・・多結
晶シリコン！ＩＵ（リン濃度５Ｘ １０” ｃｍ−’未
満）、 ５６・・・第２絶縁膜、５７・・・多結晶シリ
コン膜。 第１図 第３図 第４図 Ａ膜すン濃度（ｃｌｌ−’ １ 第７図 第８図 すＺ一度（ｃｒ３） 第９図
するキャパシタの断面図、第２図は従来の製造方法を説
明するためのＥ Ｐ ＲＯＭの断面図、第３図はこのＥ
ＰＲＯＭの製造工程における基板部分断面図、第４図な
いし第８図は本発明の詳細な説明する図、第９図は本発
明及び従来のそれぞれの製造方法によるキャパシタの耐
圧比較結果を示す図である。 ５１・・・半導体基板 ５２・・・第１絶縁躾、 ５３
・・・非単結晶シリコン膜（リン１度５Ｘ １０２０Ｃ
Ｉ−’未満）、 ５４・・・多結晶シリコンＩｔ！Ｊ（
リン濃度５Ｘ１０２０ｃ「３以上）、 ５５・・・多結
晶シリコン！ＩＵ（リン濃度５Ｘ １０” ｃｍ−’未
満）、 ５６・・・第２絶縁膜、５７・・・多結晶シリ
コン膜。 第１図 第３図 第４図 Ａ膜すン濃度（ｃｌｌ−’ １ 第７図 第８図 すＺ一度（ｃｒ３） 第９図
Claims (1)
- １ 半導体基板主面上の第１絶縁膜上にリンを含まない
かリン濃度５×１０＾２＾０ｃｍ＾−＾３未満の非単結
晶シリコン膜を反応温度４００℃ないし６００℃で形成
し、この非単結晶シリコン膜形成に連続してリン濃度５
×１０＾２＾０ｃｍ＾−＾３以上の多結晶シリコン膜を
形成し、このリン濃度５×１０＾２＾０ｃｍ＾−＾３以
上の多結晶シリコン脱形成に連続してリンを含まないか
リン濃度５×１０＾２＾０ｃｍ＾−＾３未満の多結晶シ
リコン膜を形成する第１の積層工程と、前記リンを含ま
ないかリン濃度５×１０＾２＾０ｃｍ＾−＾３未満の多
結晶シリコン膜上に第２絶縁膜を形成する第２の積層工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089773A JPS63255972A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
| EP88105805A EP0287031B1 (en) | 1987-04-14 | 1988-04-12 | High breakdown voltage insulating film provided between polysilicon layers |
| DE3852903T DE3852903T2 (de) | 1987-04-14 | 1988-04-12 | Hohe Durchbruchspannung aufweisende isolierende Schicht, die zwischen Polysilizium-Schichten liegt. |
| KR1019880004263A KR910006592B1 (ko) | 1987-04-14 | 1988-04-14 | 반도체장치 및 그 제조방법 |
| US07/524,666 US5237196A (en) | 1987-04-14 | 1990-04-30 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089773A JPS63255972A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63255972A true JPS63255972A (ja) | 1988-10-24 |
| JPH0581193B2 JPH0581193B2 (ja) | 1993-11-11 |
Family
ID=13979997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089773A Granted JPS63255972A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0287031B1 (ja) |
| JP (1) | JPS63255972A (ja) |
| KR (1) | KR910006592B1 (ja) |
| DE (1) | DE3852903T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414968A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Formation of gate electrode |
| US6303440B1 (en) | 1995-10-02 | 2001-10-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, and method of manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69007447T2 (de) * | 1989-12-20 | 1994-06-30 | Nippon Electric Co | Gatestruktur eines Halbleiterbauelementes mit darin enthaltener Oxidschicht. |
| KR970009976B1 (ko) * | 1991-08-26 | 1997-06-19 | 아메리칸 텔리폰 앤드 텔레그라프 캄파니 | 증착된 반도체상에 형성된 개선된 유전체 |
| JP2951082B2 (ja) * | 1991-10-24 | 1999-09-20 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP3548984B2 (ja) * | 1991-11-14 | 2004-08-04 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3233217B2 (ja) * | 1999-03-16 | 2001-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US8124515B2 (en) * | 2009-05-20 | 2012-02-28 | Globalfoundries Inc. | Gate etch optimization through silicon dopant profile change |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441249A (en) * | 1982-05-26 | 1984-04-10 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit capacitor |
| JPH0638496B2 (ja) * | 1983-06-27 | 1994-05-18 | 日本電気株式会社 | 半導体装置 |
-
1987
- 1987-04-14 JP JP62089773A patent/JPS63255972A/ja active Granted
-
1988
- 1988-04-12 DE DE3852903T patent/DE3852903T2/de not_active Expired - Fee Related
- 1988-04-12 EP EP88105805A patent/EP0287031B1/en not_active Expired - Lifetime
- 1988-04-14 KR KR1019880004263A patent/KR910006592B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414968A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Formation of gate electrode |
| US6303440B1 (en) | 1995-10-02 | 2001-10-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0581193B2 (ja) | 1993-11-11 |
| EP0287031A2 (en) | 1988-10-19 |
| EP0287031A3 (en) | 1989-09-20 |
| DE3852903T2 (de) | 1995-06-29 |
| DE3852903D1 (de) | 1995-03-16 |
| KR880013232A (ko) | 1988-11-30 |
| KR910006592B1 (ko) | 1991-08-28 |
| EP0287031B1 (en) | 1995-02-01 |
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|---|---|---|---|
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