JPH0376033B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置のゲート電極の形成方法に
関するもので、特にPROMのメモリセル形成に
使用されるものである。

（従来の技術） 半導体装置の中にはゲート電極が多層構造をな
すものがあり、PROMのメモリセルがその代表
的なものである。

第２図に従来の多層ゲートの製造方法を示す工
程別素子断面図であつて、まず半導体基板１の表
面を熱酸化して酸化膜２を形成し（第２図ａ）、
その上にポリシリコン膜３をCVD法により堆積
し（第２図ｂ）、このポリシリコン膜３に気相リ
ン拡散を行つて導電化する（第２図ｃ）。次にこ
の導電化されたポリシリコン膜３をPEP（フオト
エングレービングプロセス）技術を用いて所定の
パターンにパターニングして第１層ポリシリコン
電極とし（第２図ｂ）、再度酸化を行つてポリシ
リコン膜の周囲に酸化膜４を形成する（第２図
ｅ）。次にポリシリコン膜を全体上にCVD法によ
り堆積し、上述したのと同様に導電化およびパタ
ーニングを行つて第２層ポリシリコン電極とする
（第２図ｆ）。

（発明が解決しようとする問題点） しかしながら、このような構成の多層ゲートに
おいてはゲート電極間でリーク電流が多いという
問題がある。

これは第２図ｅで示した工程においてパターニ
ングされたポリシリコンを酸化する際、結晶粒の
上面に比べて側面における膜質が劣る結果となり
やすいためである。

また、第２のゲート電極となるポリシリコン膜
は第２図ｆに示すように段差部に形成されるため
断線等を引起こしやすいという問題がある。

そこで本発明はゲート側面からのリーク電流を
有効に低減することができ、かつ信頼性の高い半
導体装置の多層ゲート電極の製造方法を提供する
ことを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明によれば、第１の電極となる第１のポリ
シリコン膜のパターニングおよび表面酸化後、エ
ツチストツパ膜を全面に形成してこれを第１のポ
リシリコン膜に合せてパターニングし、絶縁膜を
堆積後エツチストツパ膜までエツチバツクして絶
縁膜をパターニングされた第１のポリシリコン膜
側壁間に充填して平坦化し、これらの上に第３の
ポリシリコン膜による第２の電極を形成するよう
にしている。

（作用） パターニングされた第１のポリシリコン膜間に
充填される絶縁膜は厚みが厚くなるため絶縁性が
良好となり、一般に膜質が不良であるために生じ
やすい第１のポリシリコン膜側壁からのリーク電
流を低減し半導体装置の特性を向上させることが
できる。

実施例 以下、図面を参照しながら本発明の一実施例を
詳細に説明する。

第１図は本発明にかかる多層ゲートの製造方法
を示す工程別素子断面図である。

まず、半導体基板１１の表面を熱酸化して膜厚
約1000Åの酸化膜１２を形成し（第１図ａ）、そ
の上にポリシリコン膜１３をCVD法により約
4000Åの厚さで堆積させる（第１図ｂ）。次に
900Cの塩化ホスホリル（POcl3）雰囲気中に60分
間置き、リンをポリシリコン膜中に拡散させ、導
電化を行う（第１図ｃ）。次にドライエツチング
法によるPEPを行つてポリシリコン膜１３をパ
ターニングし、第１の電極とする（第１図ｄ）。
続いて熱酸化（ドライ酸化）を行つてポリシリコ
ン膜１３の上面および側面に膜厚約300Åの酸化
膜１４を形成する。

次に、全面にポリシリコン膜１５を第１図ｆに
示すように約1000Åの膜厚で堆積させ、ポリシリ
コン膜１３の上方および側方ならびにポリシリコ
ン膜１３のエツチング除去により露出した酸化膜
１２の上にポリシリコン膜１５を形成し、これを
ポリシリコン膜１３の上方のみ残存するようにド
ライエツチング法により除去する。

次に酸化膜１６をCVD法により全面に約6000
Åの膜厚に形成する。この際、ポリシリコン膜１
３間の部分に酸化膜１６が完全に充填されるよう
にする。続いてこの酸化膜１６をポリシリコン膜
１５の表面が露出するようにドライエツチング法
によりエツチバツクすると、ポリシリコン膜１３
間の部分にのみ酸化膜１６が残存した状態が得ら
れる。

最後に全面にポリシリコン膜１７を約4000Åの
膜厚で堆積させ、上述したように不純物拡散およ
びパターニングを行うことにより第２の電極とす
る（第１図ｊ）。

このようにして製造された多層ゲート電極は第
１層の隣接する電極間全体に絶縁膜であるCVD
酸化膜が介在することになるため、リーク電流は
著しく減少する。例えば、ある半導体装置で電界
強度4MV／cmの条件において１×10^-9Aであつ
たリーク電流が本発明を適用することにより１×
10^-12Aまで減少したことが確認されている。

以上の実施例ではエツチストツパ膜としてポリ
シリコン膜を用いているが、第１の電極となるポ
リシリコン膜間に介在する絶縁膜材料との間で適
当な選択比を有するものであれば他の材料を用い
ても良い。

また、第１層電極間に介在させる絶縁膜として
実施例ではCVD酸化膜を用いているが、堆積が
容易で適当な絶縁性能を有するものであれば他の
材料でも良い。

さらに実施例では２層構造ゲートを有する半導
体装置を例示しているが３層以上の構造を有する
半導体装置に適用できることは言うまでもない。

〔発明の効果〕

以上、実施例に基づいて詳細に説明したよう
に、本発明によれば従来側壁部において絶縁膜質
が良好でないために多かつた第１層電極間のリー
ク電流が、第１層電極間に厚い絶縁膜を介在させ
たことから著しく低減され、半導体装置の性能を
向上させることができる。

また、第１層電極間に介在させたCVD酸化膜
の上面を第１層電極の上面とほぼ等しくしている
ため、第２層電極は段差を伴わずにきわめて安定
に形成することができ、断線などを招かず信頼性
の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明にかかるゲート電極の形成方法
を示す工程別素子断面図、第２図は従来のゲート
電極の形成方法を示す工程別素子断面図である。 １，１１……半導体基板、２，１２，４，１４
……酸化膜、３，１３，５，１５，１７……ポリ
シリコン膜、１６……CVD酸化膜。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上に第１の絶縁膜を形成する工程
   と、 この絶縁膜上に第１のポリシリコン膜を堆積す
   る工程と、 このポリシリコン膜に不純物を拡散させて導電
   化した後、パターニングして第１のゲート電極を
   形成する工程と、 このパターニングされたポリシリコン膜の表面
   を酸化する工程と、 全面にシリコン酸化膜と適当な選択比を有する
   エツチストツパ膜を堆積する工程と、 このエツチストツパ膜を前記第１のポリシリコ
   ン膜上のみに残存するようにパターニングする工
   程と、 全面に第２の絶縁膜を少なくとも前記第１のポ
   リシリコン膜間を完全に埋めるように堆積した
   後、これを前記エツチストツパ膜の表面が露出す
   るようにエツチバツクし、前記パターニングされ
   た第１のポリシリコン膜間に前記第２の絶縁膜を
   充填する工程と、 全面に第２のポリシリコン膜を堆積し、これを
   導電化およびパターニングして第２のゲート電極
   を形成する工程とを備えたことを特徴とする半導
   体装置の多層ゲート電極形成方法。 ２ エツチストツパ膜がポリシリコン膜であり、
   このエツチストツパ膜と第１および第２のポリシ
   リコン膜がCVD法により堆積されるものである
   特許請求の範囲第１項記載の半導体装置の多層ゲ
   ート電極形成方法。 ３ 第１の絶縁膜が熱酸化により形成され、第２
   の絶縁膜がCVD法により形成されるシリコン酸
   化膜である特許請求の範囲第１項記載の半導体装
   置の多層ゲート電極形成方法。