JPH06326265A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06326265A JPH06326265A JP5136790A JP13679093A JPH06326265A JP H06326265 A JPH06326265 A JP H06326265A JP 5136790 A JP5136790 A JP 5136790A JP 13679093 A JP13679093 A JP 13679093A JP H06326265 A JPH06326265 A JP H06326265A
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- insulating film
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Abstract
(57)【要約】
【目的】 スタックドキャパシタ型ＤＲＡＭメモリセル
のキャパシタ容量を増大する。 【構成】 トランジスタのゲート４及びソース／ドレイ
ン５が形成された半導体基板１上にシリコン酸化膜６及
びシリコン窒化膜７を形成する。これらの絶縁膜６及び
７に形成されたコンタクトホール８を通じてソース／ド
レイン５に接続する多結晶シリコン膜９を形成する。シ
リコン窒化膜７をエッチング除去し、露出した多結晶シ
リコン膜９の全面にキャパシタ誘電体膜１０を形成す
る。しかる後、全面に多結晶シリコン膜１１を形成す
る。
のキャパシタ容量を増大する。 【構成】 トランジスタのゲート４及びソース／ドレイ
ン５が形成された半導体基板１上にシリコン酸化膜６及
びシリコン窒化膜７を形成する。これらの絶縁膜６及び
７に形成されたコンタクトホール８を通じてソース／ド
レイン５に接続する多結晶シリコン膜９を形成する。シ
リコン窒化膜７をエッチング除去し、露出した多結晶シ
リコン膜９の全面にキャパシタ誘電体膜１０を形成す
る。しかる後、全面に多結晶シリコン膜１１を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、例えば、メモリセルに容量素子を備えたＤ
ＲＡＭ等の半導体記憶装置及びその製造方法に適用して
特に好適なものである。
方法に関し、例えば、メモリセルに容量素子を備えたＤ
ＲＡＭ等の半導体記憶装置及びその製造方法に適用して
特に好適なものである。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory) 等の半導体記憶装置では、記憶容量の大容量
化及び高集積化に伴い、記憶素子１個当りの平面積が小
さくなってきた。この結果、例えば１トランジスタ／１
キャパシタ型ＤＲＡＭメモリセルでは、メモリ動作を安
定化するに充分なメモリセル容量を確保するために、ス
タックドキャパシタを用いるとともに、このスタックド
キャパシタの記憶ノードである下部電極の膜厚を大きく
してその表面積を大きくすることが行われている。
s Memory) 等の半導体記憶装置では、記憶容量の大容量
化及び高集積化に伴い、記憶素子１個当りの平面積が小
さくなってきた。この結果、例えば１トランジスタ／１
キャパシタ型ＤＲＡＭメモリセルでは、メモリ動作を安
定化するに充分なメモリセル容量を確保するために、ス
タックドキャパシタを用いるとともに、このスタックド
キャパシタの記憶ノードである下部電極の膜厚を大きく
してその表面積を大きくすることが行われている。
【０００３】スタックドキャパシタを用いた従来のＤＲ
ＡＭメモリセルをその製造工程に従って説明すると、ま
ず、図２（ａ）に示すように、Ｐ型半導体基板１０１の
表面に選択酸化法によりＬＯＣＯＳ酸化膜１０２を形成
して素子分離を行う。次に、半導体基板１０１を熱酸化
してゲート酸化膜１０３を形成し、このゲート酸化膜１
０３上に多結晶シリコンゲート１０４を形成する。この
後、例えばリンをイオン注入してソース／ドレイン拡散
層１０５を形成する。更に、気相成長法により全面にシ
リコン酸化膜１０６を形成し、感光性樹脂（フォトレジ
スト）をマスクとしたエッチングを行って、ソース／ド
レイン拡散層１０５の上のシリコン酸化膜１０６にコン
タクトホール１０８を形成する。しかる後、気相成長法
により全面に多結晶シリコン膜１０９を形成し、この多
結晶シリコン膜１０９に例えばリンを熱拡散して低抵抗
化する。この後、多結晶シリコン膜１０９をパターニン
グする。
ＡＭメモリセルをその製造工程に従って説明すると、ま
ず、図２（ａ）に示すように、Ｐ型半導体基板１０１の
表面に選択酸化法によりＬＯＣＯＳ酸化膜１０２を形成
して素子分離を行う。次に、半導体基板１０１を熱酸化
してゲート酸化膜１０３を形成し、このゲート酸化膜１
０３上に多結晶シリコンゲート１０４を形成する。この
後、例えばリンをイオン注入してソース／ドレイン拡散
層１０５を形成する。更に、気相成長法により全面にシ
リコン酸化膜１０６を形成し、感光性樹脂（フォトレジ
スト）をマスクとしたエッチングを行って、ソース／ド
レイン拡散層１０５の上のシリコン酸化膜１０６にコン
タクトホール１０８を形成する。しかる後、気相成長法
により全面に多結晶シリコン膜１０９を形成し、この多
結晶シリコン膜１０９に例えばリンを熱拡散して低抵抗
化する。この後、多結晶シリコン膜１０９をパターニン
グする。
【０００４】次に、図２（ｂ）に示すように、パターニ
ングした多結晶シリコン膜１０９の全面に気相成長法に
よりシリコン窒化膜１１０を形成し、更に、その表面を
熱酸化する。
ングした多結晶シリコン膜１０９の全面に気相成長法に
よりシリコン窒化膜１１０を形成し、更に、その表面を
熱酸化する。
【０００５】次に、図２（ｃ）に示すように、気相成長
法により全面に多結晶シリコン膜１１１を形成し、この
多結晶シリコン膜１１１に例えばリンを熱拡散して低抵
抗化した後、必要に応じてこの多結晶シリコン膜１１１
をパターニングする。この後、層間絶縁膜１１２、配線
１１３及びパッシベーション膜１１４等を形成してＤＲ
ＡＭを完成する。
法により全面に多結晶シリコン膜１１１を形成し、この
多結晶シリコン膜１１１に例えばリンを熱拡散して低抵
抗化した後、必要に応じてこの多結晶シリコン膜１１１
をパターニングする。この後、層間絶縁膜１１２、配線
１１３及びパッシベーション膜１１４等を形成してＤＲ
ＡＭを完成する。
【０００６】なお、スタックドキャパシタを用いたメモ
リセルの製造方法は、例えば特開平１−１１９０５４号
公報に記載されている。
リセルの製造方法は、例えば特開平１−１１９０５４号
公報に記載されている。
【０００７】
【発明が解決しようとする課題】容量素子の容量は、互
いに対向する電極の表面積とその間のキャパシタ誘電体
膜の膜厚で決定されるが、上述した従来の構造でメモリ
動作を安定化するに必要な容量を確保するためには、下
部電極である多結晶シリコン膜１０９の膜厚を大きくし
なければならない。ところが、その場合には、容量素子
形成後、厚い多結晶シリコン膜１０９のために基板表面
の段差が大きくなり、後の配線形成に大きな支障がでる
という問題があった。
いに対向する電極の表面積とその間のキャパシタ誘電体
膜の膜厚で決定されるが、上述した従来の構造でメモリ
動作を安定化するに必要な容量を確保するためには、下
部電極である多結晶シリコン膜１０９の膜厚を大きくし
なければならない。ところが、その場合には、容量素子
形成後、厚い多結晶シリコン膜１０９のために基板表面
の段差が大きくなり、後の配線形成に大きな支障がでる
という問題があった。
【０００８】そこで、本発明の目的は、スタックドキャ
パシタを用いたメモリセルの下部電極の膜厚を大きくし
なくても充分な容量が確保できる半導体装置及びその製
造方法を提供することである。
パシタを用いたメモリセルの下部電極の膜厚を大きくし
なくても充分な容量が確保できる半導体装置及びその製
造方法を提供することである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、トランジス
タのゲート電極及びソース／ドレイン拡散層が形成され
た半導体基板の上に第１の絶縁膜を形成する工程と、こ
の第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜の所定位置にコンタクト孔を
形成して、前記ソース／ドレイン拡散層が形成された部
分の前記半導体基板の表面を露出させる工程と、前記コ
ンタクト孔の内部及び前記コンタクト孔を含む所定範囲
の前記第２の絶縁膜の上に第１の導電膜を形成する工程
と、前記第２の絶縁膜を除去する工程と、前記第１の導
電膜の露出面の全面を第３の絶縁膜で覆う工程と、この
第３の絶縁膜の全面を覆うように第２の導電膜を形成す
る工程とを有する。
ために、本発明の半導体装置の製造方法は、トランジス
タのゲート電極及びソース／ドレイン拡散層が形成され
た半導体基板の上に第１の絶縁膜を形成する工程と、こ
の第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜の所定位置にコンタクト孔を
形成して、前記ソース／ドレイン拡散層が形成された部
分の前記半導体基板の表面を露出させる工程と、前記コ
ンタクト孔の内部及び前記コンタクト孔を含む所定範囲
の前記第２の絶縁膜の上に第１の導電膜を形成する工程
と、前記第２の絶縁膜を除去する工程と、前記第１の導
電膜の露出面の全面を第３の絶縁膜で覆う工程と、この
第３の絶縁膜の全面を覆うように第２の導電膜を形成す
る工程とを有する。
【００１０】本発明の好ましい態様においては、前記第
１の絶縁膜として単一層の絶縁膜を形成し、前記第２の
絶縁膜として前記第１の絶縁膜とは組成の異なる単一層
の絶縁膜を形成する。
１の絶縁膜として単一層の絶縁膜を形成し、前記第２の
絶縁膜として前記第１の絶縁膜とは組成の異なる単一層
の絶縁膜を形成する。
【００１１】本発明の更に好ましい態様においては、前
記第１の絶縁膜としてシリコン酸化膜を形成し、前記第
２の絶縁膜としてシリコン窒化膜を形成する。
記第１の絶縁膜としてシリコン酸化膜を形成し、前記第
２の絶縁膜としてシリコン窒化膜を形成する。
【００１２】また、本発明の半導体装置は、半導体基板
上に形成された第１の絶縁膜と、この第１の絶縁膜の所
定位置に形成されたコンタクト孔と、このコンタクト孔
の下の前記半導体基板に形成された不純物拡散層と、前
記コンタクト孔を含む所定範囲の領域の前記第１の絶縁
膜の上方に前記第１の絶縁膜から離隔した状態で形成さ
れ、且つ、前記コンタクト孔を通じて前記不純物拡散層
に接続する第１の導電膜と、この第１の導電膜の前記コ
ンタクト孔の部分以外の部分の全面に形成されたキャパ
シタ誘電体膜と、このキャパシタ誘電体膜の全面におい
て前記第１の導電膜と対向するように形成された第２の
導電膜とを有する。
上に形成された第１の絶縁膜と、この第１の絶縁膜の所
定位置に形成されたコンタクト孔と、このコンタクト孔
の下の前記半導体基板に形成された不純物拡散層と、前
記コンタクト孔を含む所定範囲の領域の前記第１の絶縁
膜の上方に前記第１の絶縁膜から離隔した状態で形成さ
れ、且つ、前記コンタクト孔を通じて前記不純物拡散層
に接続する第１の導電膜と、この第１の導電膜の前記コ
ンタクト孔の部分以外の部分の全面に形成されたキャパ
シタ誘電体膜と、このキャパシタ誘電体膜の全面におい
て前記第１の導電膜と対向するように形成された第２の
導電膜とを有する。
【００１３】
【作用】本発明の半導体装置の製造方法においては、キ
ャパシタの電荷蓄積ノード（下部電極）を構成する第１
の導電膜を形成後、その下の第２の絶縁膜を除去して、
この第１の導電膜の下面も露出させる。そして、この第
１の導電膜の下面をも含む露出面の全面にキャパシタ誘
電体膜である第３の絶縁膜を形成し、更に、この第１の
導電膜の下面においてもこの第１の導電膜と対向するよ
うにセルプレートである第２の導電膜を形成する。
ャパシタの電荷蓄積ノード（下部電極）を構成する第１
の導電膜を形成後、その下の第２の絶縁膜を除去して、
この第１の導電膜の下面も露出させる。そして、この第
１の導電膜の下面をも含む露出面の全面にキャパシタ誘
電体膜である第３の絶縁膜を形成し、更に、この第１の
導電膜の下面においてもこの第１の導電膜と対向するよ
うにセルプレートである第２の導電膜を形成する。
【００１４】即ち、本発明の半導体装置では、従来は上
面及び側面しか利用していなかった下部電極の下面をも
キャパシタの有効面積として利用することができ、この
結果、電荷蓄積ノードの表面積が大幅に増大する。従っ
て、従来のように下部電極の膜厚をそれ程大きくしなく
ても充分な容量を確保することができる。
面及び側面しか利用していなかった下部電極の下面をも
キャパシタの有効面積として利用することができ、この
結果、電荷蓄積ノードの表面積が大幅に増大する。従っ
て、従来のように下部電極の膜厚をそれ程大きくしなく
ても充分な容量を確保することができる。
【００１５】
【実施例】以下、本発明をＤＲＡＭメモリセルに適用し
た実施例を図１を参照して説明する。
た実施例を図１を参照して説明する。
【００１６】まず、図１（ａ）に示すように、Ｐ型半導
体基板１の表面に選択酸化法によりＬＯＣＯＳ酸化膜２
を形成して素子分離を行う。次に、半導体基板１を熱酸
化してゲート酸化膜３を形成し、このゲート酸化膜３の
上に多結晶シリコンゲート４を形成する。この後、例え
ばリンをイオン注入して半導体基板１内にソース／ドレ
イン拡散層５を形成する。
体基板１の表面に選択酸化法によりＬＯＣＯＳ酸化膜２
を形成して素子分離を行う。次に、半導体基板１を熱酸
化してゲート酸化膜３を形成し、このゲート酸化膜３の
上に多結晶シリコンゲート４を形成する。この後、例え
ばリンをイオン注入して半導体基板１内にソース／ドレ
イン拡散層５を形成する。
【００１７】本実施例においては、この後、気相成長法
によりシリコン酸化膜６を１０００Å程度の膜厚に形成
し、更に、その上に気相成長法によりシリコン窒化膜７
を１０００Å程度の膜厚に形成する。
によりシリコン酸化膜６を１０００Å程度の膜厚に形成
し、更に、その上に気相成長法によりシリコン窒化膜７
を１０００Å程度の膜厚に形成する。
【００１８】次に、図１（ｂ）に示すように、フォトレ
ジスト（図示せず）をマスクとしてシリコン窒化膜７及
びシリコン酸化膜６をエッチングし、ソース／ドレイン
拡散層５の上にコンタクトホール８を形成する。この
後、気相成長法により多結晶シリコン膜９を１５００Å
程度の膜厚に形成し、この多結晶シリコン膜９に例えば
ヒ素をイオン注入して低抵抗化する。しかる後、多結晶
シリコン膜９を下部電極のパターンに加工する。
ジスト（図示せず）をマスクとしてシリコン窒化膜７及
びシリコン酸化膜６をエッチングし、ソース／ドレイン
拡散層５の上にコンタクトホール８を形成する。この
後、気相成長法により多結晶シリコン膜９を１５００Å
程度の膜厚に形成し、この多結晶シリコン膜９に例えば
ヒ素をイオン注入して低抵抗化する。しかる後、多結晶
シリコン膜９を下部電極のパターンに加工する。
【００１９】次に、図１（ｃ）に示すように、１６５℃
のリン酸に４０分浸漬することによりシリコン窒化膜７
をエッチング除去する。
のリン酸に４０分浸漬することによりシリコン窒化膜７
をエッチング除去する。
【００２０】次に、図１（ｄ）に示すように、多結晶シ
リコン膜９の露出面の全面に気相成長法によりシリコン
窒化膜１０を形成し、更に、その表面を酸化する。
リコン膜９の露出面の全面に気相成長法によりシリコン
窒化膜１０を形成し、更に、その表面を酸化する。
【００２１】次に、図１（ｅ）に示すように、多結晶シ
リコン膜９の下側も含む全面に気相成長法により多結晶
シリコン膜１１を形成し、この多結晶シリコン膜１１に
リンを熱拡散して低抵抗化する。
リコン膜９の下側も含む全面に気相成長法により多結晶
シリコン膜１１を形成し、この多結晶シリコン膜１１に
リンを熱拡散して低抵抗化する。
【００２２】次に、図１（ｆ）に示すように、必要に応
じてこの多結晶シリコン膜１１をパターニングした後、
層間絶縁膜１２、配線１３及びパッシベーション膜１４
等を形成してＤＲＡＭを完成する。
じてこの多結晶シリコン膜１１をパターニングした後、
層間絶縁膜１２、配線１３及びパッシベーション膜１４
等を形成してＤＲＡＭを完成する。
【００２３】上述した如く、本実施例のメモリセルにお
けるキャパシタは、電荷蓄積ノードとしての多結晶シリ
コン膜９と、この多結晶シリコン膜９の上面、側面及び
下面に形成されたキャパシタ誘電体膜である窒化シリコ
ン膜１０と、この窒化シリコン膜１０を介して多結晶シ
リコン膜９の上面、側面及び下面においてその多結晶シ
リコン膜９と対向するセルプレートである多結晶シリコ
ン膜１１とで構成されている。即ち、多結晶シリコン膜
９の下面をも利用しているので、容量が大きくなる。
けるキャパシタは、電荷蓄積ノードとしての多結晶シリ
コン膜９と、この多結晶シリコン膜９の上面、側面及び
下面に形成されたキャパシタ誘電体膜である窒化シリコ
ン膜１０と、この窒化シリコン膜１０を介して多結晶シ
リコン膜９の上面、側面及び下面においてその多結晶シ
リコン膜９と対向するセルプレートである多結晶シリコ
ン膜１１とで構成されている。即ち、多結晶シリコン膜
９の下面をも利用しているので、容量が大きくなる。
【００２４】なお、上述した実施例では、第１の絶縁膜
としてシリコン酸化膜６の単一層を用いたが、この第１
の絶縁膜には多層構造の絶縁膜を用いて良い。
としてシリコン酸化膜６の単一層を用いたが、この第１
の絶縁膜には多層構造の絶縁膜を用いて良い。
【００２５】
【発明の効果】本発明によれば、電荷蓄積ノードである
第１電極の下面をも利用できるために、同一の平面積の
場合、容量を大幅に増大することができる。従って、逆
に、メモリ動作に必要な容量素子の容量を確保したまま
素子面積を小さくすることができ、この結果、半導体記
憶装置の信頼性を損なうことなくその微細化及び高集積
化を達成することができる。
第１電極の下面をも利用できるために、同一の平面積の
場合、容量を大幅に増大することができる。従って、逆
に、メモリ動作に必要な容量素子の容量を確保したまま
素子面積を小さくすることができ、この結果、半導体記
憶装置の信頼性を損なうことなくその微細化及び高集積
化を達成することができる。
【図１】本発明の一実施例によるスタックドキャパシタ
型ＤＲＡＭメモリセルをその製造工程に従って示す概略
断面図である。
型ＤＲＡＭメモリセルをその製造工程に従って示す概略
断面図である。
【図２】従来のスタックドキャパシタ型ＤＲＡＭメモリ
セルをその製造工程に従って示す概略断面図である。
セルをその製造工程に従って示す概略断面図である。
１ Ｐ型半導体基板 ４ 多結晶シリコンゲート ５ ソース／ドレイン拡散層 ６ シリコン酸化膜（第１の絶縁膜） ７ シリコン窒化膜（第２の絶縁膜） ９ 多結晶シリコン膜（第１の導電膜） １０ 窒化シリコン膜（キャパシタ誘電体膜） １１ 多結晶シリコン膜（第２の導電膜）
Claims (4)
- 【請求項１】 トランジスタのゲート電極及びソース／
ドレイン拡散層が形成された半導体基板の上に第１の絶
縁膜を形成する工程と、 この第１の絶縁膜の上に第２の絶縁膜を形成する工程
と、 前記第１及び第２の絶縁膜の所定位置にコンタクト孔を
形成して、前記ソース／ドレイン拡散層が形成された部
分の前記半導体基板の表面を露出させる工程と、 前記コンタクト孔の内部及び前記コンタクト孔を含む所
定範囲の前記第２の絶縁膜の上に第１の導電膜を形成す
る工程と、 前記第２の絶縁膜を除去する工程と、 前記第１の導電膜の露出面の全面を第３の絶縁膜で覆う
工程と、 この第３の絶縁膜の全面を覆うように第２の導電膜を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記第１の絶縁膜として単一層の絶縁膜
を形成し、前記第２の絶縁膜として前記第１の絶縁膜と
は組成の異なる単一層の絶縁膜を形成することを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の絶縁膜としてシリコン酸化膜
を形成し、前記第２の絶縁膜としてシリコン窒化膜を形
成することを特徴とする請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 半導体基板上に形成された第１の絶縁膜
と、 この第１の絶縁膜の所定位置に形成されたコンタクト孔
と、 このコンタクト孔の下の前記半導体基板に形成された不
純物拡散層と、 前記コンタクト孔を含む所定範囲の領域の前記第１の絶
縁膜の上方に前記第１の絶縁膜から離隔した状態で形成
され、且つ、前記コンタクト孔を通じて前記不純物拡散
層に接続する第１の導電膜と、 この第１の導電膜の前記コンタクト孔の部分以外の部分
の全面に形成されたキャパシタ誘電体膜と、 このキャパシタ誘電体膜の全面において前記第１の導電
膜と対向するように形成された第２の導電膜とを有する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5136790A JPH06326265A (ja) | 1993-05-14 | 1993-05-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5136790A JPH06326265A (ja) | 1993-05-14 | 1993-05-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326265A true JPH06326265A (ja) | 1994-11-25 |
Family
ID=15183584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5136790A Pending JPH06326265A (ja) | 1993-05-14 | 1993-05-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326265A (ja) |
-
1993
- 1993-05-14 JP JP5136790A patent/JPH06326265A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011030 |