JPH0563152A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0563152A JPH0563152A JP3219615A JP21961591A JPH0563152A JP H0563152 A JPH0563152 A JP H0563152A JP 3219615 A JP3219615 A JP 3219615A JP 21961591 A JP21961591 A JP 21961591A JP H0563152 A JPH0563152 A JP H0563152A
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Abstract
(57)【要約】
【目的】蓄積電極形成時に有機膜を用いてもマスク工程
を増やさず、安定した接合特性を有する王冠型のスッタ
クト・キャパシタ・セルを得る。 【構成】ＭＯＳトランジスタの所望の拡散層を露出させ
る第１の工程と、リンを含んだ第１のＳｉ膜を堆積する
第２の工程と、ポリイミドないしホトレジスト等の有機
物から成るパターンを上記拡散層上部に形成する第３の
工程と、リンを含んだ第２のＳｉ膜を上記有機物から成
るパターン上に堆積する第４工程と、異方性ドライエッ
チング法により第２のＳｉ膜を異方的にエッチングして
上記有機膜パターンの側壁に第２のＳｉ膜を残すと同時
に、蓄積電極間に露出する第１のＳｉ膜を自己整合的に
除去する第５の工程と、酸素プラズマエッチングにより
上記有機物から成るパターンを除去する第６の工程から
なる。 【効果】マスク工程を増やさず、安定した接合特性が得
られ、キャパシタ・セルの製造歩留まりが大幅に向上す
る。
を増やさず、安定した接合特性を有する王冠型のスッタ
クト・キャパシタ・セルを得る。 【構成】ＭＯＳトランジスタの所望の拡散層を露出させ
る第１の工程と、リンを含んだ第１のＳｉ膜を堆積する
第２の工程と、ポリイミドないしホトレジスト等の有機
物から成るパターンを上記拡散層上部に形成する第３の
工程と、リンを含んだ第２のＳｉ膜を上記有機物から成
るパターン上に堆積する第４工程と、異方性ドライエッ
チング法により第２のＳｉ膜を異方的にエッチングして
上記有機膜パターンの側壁に第２のＳｉ膜を残すと同時
に、蓄積電極間に露出する第１のＳｉ膜を自己整合的に
除去する第５の工程と、酸素プラズマエッチングにより
上記有機物から成るパターンを除去する第６の工程から
なる。 【効果】マスク工程を増やさず、安定した接合特性が得
られ、キャパシタ・セルの製造歩留まりが大幅に向上す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にＤＲＡＭを構成するスタックト・
キャパシタ・セルの蓄積電極の構造およびその製造プロ
セスに関する。
製造方法に係り、特にＤＲＡＭを構成するスタックト・
キャパシタ・セルの蓄積電極の構造およびその製造プロ
セスに関する。
【０００２】
【従来の技術】半導体ＬＳＩの集積度は年々増大してお
り、特にＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）の分野においては、６４メガビットが開発の
対象となっている。
り、特にＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）の分野においては、６４メガビットが開発の
対象となっている。
【０００３】６４メガビット ＤＲＡＭを実現するに
は、１セルを約１〜１.５μｍ2と極めて微細な面積に抑
えながら、ある一定量のキャパシタ容量（例えば、３０
ｆＦ以上）を確保しなければならない。一つの対策とし
て、微細なセル面積でも大きいキャパシタ容量が得られ
る王冠型のスタックト・キャパシタ・セルが提案されて
いる(特開平2−226761号）。このセルの特徴は、蓄積電
極が円柱状（王冠型）をなし、その側壁の内外をキャパ
シタ領域としている点である。上記円柱状の蓄積電極
は、(1）拡散層を囲んで絶縁膜（ＣＶＤ−ＳｉＯ2／Ｓ
ｉ3Ｎ4）の枠（衝立)を形成する。(2）蓄積電極となる
多結晶Ｓｉを堆積し、溝内にホトレジストを埋め込む。
(3）上記絶縁膜の枠上の多結晶Ｓｉを除去した後、溝内
のホトレジストと絶縁膜(ＣＶＤ−ＳｉＯ2）を除去す
る。の手順により形成される。しかし上記方法は、多結
晶Ｓｉ（蓄積電極）の衝立となる部分に厚いＣＶＤ−Ｓ
ｉＯ2 とＳｉ3Ｎ4を用いているため、(1) 加工が難しく
マージンが小さい。(2) 厚いCVD−ＳｉＯ2 が必要で有
るためスループットが悪い。等の問題が残っていた。
は、１セルを約１〜１.５μｍ2と極めて微細な面積に抑
えながら、ある一定量のキャパシタ容量（例えば、３０
ｆＦ以上）を確保しなければならない。一つの対策とし
て、微細なセル面積でも大きいキャパシタ容量が得られ
る王冠型のスタックト・キャパシタ・セルが提案されて
いる(特開平2−226761号）。このセルの特徴は、蓄積電
極が円柱状（王冠型）をなし、その側壁の内外をキャパ
シタ領域としている点である。上記円柱状の蓄積電極
は、(1）拡散層を囲んで絶縁膜（ＣＶＤ−ＳｉＯ2／Ｓ
ｉ3Ｎ4）の枠（衝立)を形成する。(2）蓄積電極となる
多結晶Ｓｉを堆積し、溝内にホトレジストを埋め込む。
(3）上記絶縁膜の枠上の多結晶Ｓｉを除去した後、溝内
のホトレジストと絶縁膜(ＣＶＤ−ＳｉＯ2）を除去す
る。の手順により形成される。しかし上記方法は、多結
晶Ｓｉ（蓄積電極）の衝立となる部分に厚いＣＶＤ−Ｓ
ｉＯ2 とＳｉ3Ｎ4を用いているため、(1) 加工が難しく
マージンが小さい。(2) 厚いCVD−ＳｉＯ2 が必要で有
るためスループットが悪い。等の問題が残っていた。
【０００４】この問題を解決する一つの対策として、上
記無機絶縁膜(ＣＶＤ−ＳｉＯ2／Ｓｉ3Ｎ4）の替わり
に、レジストやポリイミドのような有機物を用いる方法
が、シンポジューム オン ＶＬＳＩ テクノロジー,（１
９９０年）第１３頁から第１４頁で論じられている。(1
990 SYMPOSIUM ON VLSI TECHNOLOGY pp13〜14）。この
方法の概要を図７〜図１１を用いて説明する。
記無機絶縁膜(ＣＶＤ−ＳｉＯ2／Ｓｉ3Ｎ4）の替わり
に、レジストやポリイミドのような有機物を用いる方法
が、シンポジューム オン ＶＬＳＩ テクノロジー,（１
９９０年）第１３頁から第１４頁で論じられている。(1
990 SYMPOSIUM ON VLSI TECHNOLOGY pp13〜14）。この
方法の概要を図７〜図１１を用いて説明する。
【０００５】まず、ｐ型の単結晶Ｓｉ基板２０１に公知
のＬＯＣＯＳ法を用いて素子分離領域２０２を形成す
る。次に、周知の技術によりゲート絶縁膜２０３，ゲー
ト電極２０４、及びｎ型拡散層２０５から成るＭＯＳト
ランジスタを形成する(図７)。次に、所定の拡散層２０
５(ａ)に接触するビット線２０７を形成した後、ビット
線２０７をＣＶＤ−ＳｉＯ2 ２０８で覆い電気的に絶縁
分離する。次に、もう一方の拡散層２０５(ｂ)の表面が
露出するような開口部２０９を設けた後、上記拡散層２
０５(ｂ)の開口部２０９を囲んで多結晶Ｓｉの衝立とな
るポリイミド210を回転塗布する。続いて、６００℃程
度の減圧雰囲気中でポリイミド２１０をベークして膜中
のガス抜きを行なう。次に、多層レジストプロセスによ
り上記ポリイミド２１０のパターンニングを行なう。こ
こでは、上記ポリイミド２１０は多層レジストプロセス
の下層を兼ねている（図８）。次にＣＶＤ法によりリン
を含んだ非晶質Ｓｉ膜２１１を堆積した後ホトレジスト
２１２を塗布して、上記非晶質Ｓｉ２１１表面が露出す
るまでエッチバックする（図９）。次に、ドライエッチ
ング法により、上記露出したポリイミドパターン２１０
上の非晶質Ｓｉ２１１をエッチングした後、酸素プラズ
マアッシャにより溝部のホトレジスト２１２とポリイミ
ドパターン２１０を除去する(図１０)。次に、キャパシ
タ絶縁膜２１３となるＴａ2Ｏ5（五酸化タンタル）２１
３をＣＶＤ法により堆積した後、プレート電極２１４と
なるＷ（タングステン）２１４を堆積する（図１１）。
以上の手順により、王冠型の蓄積電極を有するスタック
ト・キャパシタ・セルが得られる。
のＬＯＣＯＳ法を用いて素子分離領域２０２を形成す
る。次に、周知の技術によりゲート絶縁膜２０３，ゲー
ト電極２０４、及びｎ型拡散層２０５から成るＭＯＳト
ランジスタを形成する(図７)。次に、所定の拡散層２０
５(ａ)に接触するビット線２０７を形成した後、ビット
線２０７をＣＶＤ−ＳｉＯ2 ２０８で覆い電気的に絶縁
分離する。次に、もう一方の拡散層２０５(ｂ)の表面が
露出するような開口部２０９を設けた後、上記拡散層２
０５(ｂ)の開口部２０９を囲んで多結晶Ｓｉの衝立とな
るポリイミド210を回転塗布する。続いて、６００℃程
度の減圧雰囲気中でポリイミド２１０をベークして膜中
のガス抜きを行なう。次に、多層レジストプロセスによ
り上記ポリイミド２１０のパターンニングを行なう。こ
こでは、上記ポリイミド２１０は多層レジストプロセス
の下層を兼ねている（図８）。次にＣＶＤ法によりリン
を含んだ非晶質Ｓｉ膜２１１を堆積した後ホトレジスト
２１２を塗布して、上記非晶質Ｓｉ２１１表面が露出す
るまでエッチバックする（図９）。次に、ドライエッチ
ング法により、上記露出したポリイミドパターン２１０
上の非晶質Ｓｉ２１１をエッチングした後、酸素プラズ
マアッシャにより溝部のホトレジスト２１２とポリイミ
ドパターン２１０を除去する(図１０)。次に、キャパシ
タ絶縁膜２１３となるＴａ2Ｏ5（五酸化タンタル）２１
３をＣＶＤ法により堆積した後、プレート電極２１４と
なるＷ（タングステン）２１４を堆積する（図１１）。
以上の手順により、王冠型の蓄積電極を有するスタック
ト・キャパシタ・セルが得られる。
【０００６】上記方法によれば、蓄積電極２１１の衝立
を極めて簡単に形成できる。
を極めて簡単に形成できる。
【０００７】
【発明が解決しようとする課題】上記方法の問題点は、
高温の減圧雰囲気中でポリイミド２１０中のガス抜きを
する工程およびリンドープ非晶質Ｓｉ２１１を堆積する
工程で、ポリイミド210中の重金属等の不純物が拡散層
２０５(ｂ)内に拡散していくことである。このため接合
部の電気的特性が劣化（接合部のリーク電流の増加）
し、信頼性が低下するという問題（例えば、リフレッシ
ュ不良）がある。
高温の減圧雰囲気中でポリイミド２１０中のガス抜きを
する工程およびリンドープ非晶質Ｓｉ２１１を堆積する
工程で、ポリイミド210中の重金属等の不純物が拡散層
２０５(ｂ)内に拡散していくことである。このため接合
部の電気的特性が劣化（接合部のリーク電流の増加）
し、信頼性が低下するという問題（例えば、リフレッシ
ュ不良）がある。
【０００８】ポリイミドないしホトレジストからの重金
属等の拡散を防ぐには、図１２に示すように、拡散層３
０５(ｂ)にリンドープ多結晶Ｓｉ３１２のパッドを形成
すればよい。しかし、この方法ではマスク工程が増える
という問題がある。
属等の拡散を防ぐには、図１２に示すように、拡散層３
０５(ｂ)にリンドープ多結晶Ｓｉ３１２のパッドを形成
すればよい。しかし、この方法ではマスク工程が増える
という問題がある。
【０００９】本発明の目的は、有機膜を用いてもマスク
工程を増やすこと無く、かつ安定した接合特性が得られ
る王冠型のスッタクト・キャパシタ・セルおよびその製
造方法を提供することにある。
工程を増やすこと無く、かつ安定した接合特性が得られ
る王冠型のスッタクト・キャパシタ・セルおよびその製
造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的は、ＭＯＳトラ
ンジスタの所望の拡散層を露出させる第１の工程と、リ
ンを含んだ第１のＳｉ膜を堆積する第２の工程と、ポリ
イミドないしホトレジスト等の有機物から成るパターン
を上記拡散層を覆うように形成する第３の工程と、リン
を含んだ第２のＳｉ膜を上記有機物から成るパターン上
に堆積する第４工程と、異方性ドライエッチング法によ
り第２のＳｉ膜を異方的にエッチングして上記有機膜の
側壁に第２のＳｉ膜を残すと同時に蓄積電極間に露出す
る第１のＳｉ膜を自己整合的に除去する第５の工程と、
酸素プラズマエッチングにより上記有機物から成るパタ
ーンを除去する第６の工程を少なくとも含んで王冠型の
蓄積電極を形成することにより達成できる。
ンジスタの所望の拡散層を露出させる第１の工程と、リ
ンを含んだ第１のＳｉ膜を堆積する第２の工程と、ポリ
イミドないしホトレジスト等の有機物から成るパターン
を上記拡散層を覆うように形成する第３の工程と、リン
を含んだ第２のＳｉ膜を上記有機物から成るパターン上
に堆積する第４工程と、異方性ドライエッチング法によ
り第２のＳｉ膜を異方的にエッチングして上記有機膜の
側壁に第２のＳｉ膜を残すと同時に蓄積電極間に露出す
る第１のＳｉ膜を自己整合的に除去する第５の工程と、
酸素プラズマエッチングにより上記有機物から成るパタ
ーンを除去する第６の工程を少なくとも含んで王冠型の
蓄積電極を形成することにより達成できる。
【００１１】
【作用】本発明によれば、リンを含んだ非晶質Ｓｉの堆
積工程が１工程増えるが、溝部へのホトレジスト埋込工
程（ホトレジスト塗布，エッチバック，ホトレジスト除
去）が無くなるので、総合的に工程数を簡略化できる。
積工程が１工程増えるが、溝部へのホトレジスト埋込工
程（ホトレジスト塗布，エッチバック，ホトレジスト除
去）が無くなるので、総合的に工程数を簡略化できる。
【００１２】さらに、拡散層をリンドープＳｉ膜で覆っ
た後に有機膜のパターンニングを行なうので、有機膜か
らの不純物の拡散を防止することができ良好な接合特性
が得られる。
た後に有機膜のパターンニングを行なうので、有機膜か
らの不純物の拡散を防止することができ良好な接合特性
が得られる。
【００１３】
【実施例】実施例１ 本発明の実施例を、図１から図６を用いて詳細に説明す
る。
る。
【００１４】まず、ｐ型の単結晶Ｓｉ基板１０１に公知
のＬＯＣＯＳ法を用いて素子分離領域１０２を形成す
る。次に、周知の技術により８ｎｍのゲート絶縁膜１０
３，１５０ｎｍの多結晶Ｓｉゲート電極１０４、及びｎ
型拡散層１０５(ａ)，１０５(ｂ)から成るスイッチング
ＭＯＳトランジスタを形成する（図１）。本実施例にお
いては、８５０℃のウェット酸化法でゲート絶縁膜１０
３を形成した。また、ゲート電極１０４は、Ｓｉ2Ｈ
6（ジシラン）およびＰＨ3(フォスフィン）ガスを用い
た化学気相成長法（以下、ＣＶＤ法と記す）によりリン
ドープ非晶質Ｓｉ（形成温度は５００℃）を堆積し、そ
の後８００℃，３０分の窒素アニールで活性化を行うこ
とで、リンドープ多結晶Ｓｉ１０４を形成した。
のＬＯＣＯＳ法を用いて素子分離領域１０２を形成す
る。次に、周知の技術により８ｎｍのゲート絶縁膜１０
３，１５０ｎｍの多結晶Ｓｉゲート電極１０４、及びｎ
型拡散層１０５(ａ)，１０５(ｂ)から成るスイッチング
ＭＯＳトランジスタを形成する（図１）。本実施例にお
いては、８５０℃のウェット酸化法でゲート絶縁膜１０
３を形成した。また、ゲート電極１０４は、Ｓｉ2Ｈ
6（ジシラン）およびＰＨ3(フォスフィン）ガスを用い
た化学気相成長法（以下、ＣＶＤ法と記す）によりリン
ドープ非晶質Ｓｉ（形成温度は５００℃）を堆積し、そ
の後８００℃，３０分の窒素アニールで活性化を行うこ
とで、リンドープ多結晶Ｓｉ１０４を形成した。
【００１５】次に、所定の拡散層１０５(ａ)に接触する
ビット線１０７を形成した後、ビット線１０７をＣＶＤ
−ＳｉＯ2 １０８で覆い電気的に絶縁分離する。本実施
例では、ＣＶＤ法で形成したリンドープ多結晶Ｓｉ１０
７をビット線１０７とした。次に、もう一方の拡散層１
０５(ｂ)の表面が露出するような開口部１０９を設けた
後、上記方法で蓄積電極の底部となる８０ｎｍの多結晶
Ｓｉ１１１(ａ)を形成する。ここでは、非晶質Ｓｉ形成
直後に熱処理を行ない活性化を行なったが、後のキャパ
シタ絶縁膜形成前までに熱処理を行なえば特に問題は無
い。次に、蓄積電極の衝立となるポリイミド１１０を１
μｍ回転塗布する。続いて、６００℃程度の減圧雰囲気
中でポリイミド１１０をベークして膜１１０中のガス抜
きを行なう。このガス抜き時にポリイミド１１０から外
方拡散してきた不純物は、上記多結晶Ｓｉ１１１(ａ)が
バリアとなり拡散層１０５(ｂ)内には拡散しない。次
に、多層レジストプロセスにより上記ポリイミド１１０
のパターンニングを行なう。従来方法と異なって、上記
ポリイミド１１０パターンは拡散層１０５(ｂ)を覆って
パターンニングされる（図２）。
ビット線１０７を形成した後、ビット線１０７をＣＶＤ
−ＳｉＯ2 １０８で覆い電気的に絶縁分離する。本実施
例では、ＣＶＤ法で形成したリンドープ多結晶Ｓｉ１０
７をビット線１０７とした。次に、もう一方の拡散層１
０５(ｂ)の表面が露出するような開口部１０９を設けた
後、上記方法で蓄積電極の底部となる８０ｎｍの多結晶
Ｓｉ１１１(ａ)を形成する。ここでは、非晶質Ｓｉ形成
直後に熱処理を行ない活性化を行なったが、後のキャパ
シタ絶縁膜形成前までに熱処理を行なえば特に問題は無
い。次に、蓄積電極の衝立となるポリイミド１１０を１
μｍ回転塗布する。続いて、６００℃程度の減圧雰囲気
中でポリイミド１１０をベークして膜１１０中のガス抜
きを行なう。このガス抜き時にポリイミド１１０から外
方拡散してきた不純物は、上記多結晶Ｓｉ１１１(ａ)が
バリアとなり拡散層１０５(ｂ)内には拡散しない。次
に、多層レジストプロセスにより上記ポリイミド１１０
のパターンニングを行なう。従来方法と異なって、上記
ポリイミド１１０パターンは拡散層１０５(ｂ)を覆って
パターンニングされる（図２）。
【００１６】次にＣＶＤ法により、円柱状蓄積電極の側
壁部となるリンドープ非晶質Ｓｉ１１１(ｂ)を１００ｎ
ｍ堆積する（図３）。
壁部となるリンドープ非晶質Ｓｉ１１１(ｂ)を１００ｎ
ｍ堆積する（図３）。
【００１７】次にドライエッチング法により、上記非晶
質Ｓｉ１１１(ｂ)および多結晶Ｓｉ１１１(ａ)を異方的
にエッチングする。このときポリイミドパターン１１０
上の非晶質Ｓｉ１１１(ｂ)の除去と、隣接したセルの蓄
積電極１１１(ａ)(ｂ)間の分離が同時に行なわれる（図
４）。また、多結晶Ｓｉ１１１(ａ)のエッチングは、ポ
リイミドパターン１１０側壁の非晶質Ｓｉ１１１(ｂ)を
マスクとして自己整合的に行なわれる。
質Ｓｉ１１１(ｂ)および多結晶Ｓｉ１１１(ａ)を異方的
にエッチングする。このときポリイミドパターン１１０
上の非晶質Ｓｉ１１１(ｂ)の除去と、隣接したセルの蓄
積電極１１１(ａ)(ｂ)間の分離が同時に行なわれる（図
４）。また、多結晶Ｓｉ１１１(ａ)のエッチングは、ポ
リイミドパターン１１０側壁の非晶質Ｓｉ１１１(ｂ)を
マスクとして自己整合的に行なわれる。
【００１８】次に、酸素プラズマアッシャによりポリイ
ミドパターン１１０を除去する（図５）。この時、下地
となっているＣＶＤ−ＳｉＯ2 １０６，１０８，非晶質
Ｓｉ１１１(ｂ)，多結晶Ｓｉ１１１(ａ)は酸素プラズマ
アッシャで全くエッチングされないので、無限大の選択
比で厚いポリイミド１１０を除去することができる。次
に表面を清浄化して、８００℃，２０分の窒素アニール
を行なった後、キャパシタ絶縁膜１１３となるＴａ2Ｏ5
（五酸化タンタル）１１３をＣＶＤ法により堆積する。
次にプレート電極２１４となるＷ（タングステン）２１
４を堆積した後、所定の電極配線を行ない王冠型の蓄積
電極を有するスタックト・キャパシタ・セルの製造を完
了する（図６）。本実施例においては、キャパシタ絶縁
膜にＴａ2Ｏ5（五酸化タンタル）１１３を用いたが、Ｓ
ｉ窒化膜（Ｓｉ3Ｎ4）、およびそれを熱酸化して得られ
るＳｉ酸化膜／Ｓｉ窒化膜(ＳｉＯ2／Ｓｉ3Ｎ4）等を用
いても同様の結果が得られた。また、本実施例では衝立
形成部にポリイミドを用いたが、通常のポジ型レジス
ト，ネガ型レジストを用いても同様の結果が得られる。
ミドパターン１１０を除去する（図５）。この時、下地
となっているＣＶＤ−ＳｉＯ2 １０６，１０８，非晶質
Ｓｉ１１１(ｂ)，多結晶Ｓｉ１１１(ａ)は酸素プラズマ
アッシャで全くエッチングされないので、無限大の選択
比で厚いポリイミド１１０を除去することができる。次
に表面を清浄化して、８００℃，２０分の窒素アニール
を行なった後、キャパシタ絶縁膜１１３となるＴａ2Ｏ5
（五酸化タンタル）１１３をＣＶＤ法により堆積する。
次にプレート電極２１４となるＷ（タングステン）２１
４を堆積した後、所定の電極配線を行ない王冠型の蓄積
電極を有するスタックト・キャパシタ・セルの製造を完
了する（図６）。本実施例においては、キャパシタ絶縁
膜にＴａ2Ｏ5（五酸化タンタル）１１３を用いたが、Ｓ
ｉ窒化膜（Ｓｉ3Ｎ4）、およびそれを熱酸化して得られ
るＳｉ酸化膜／Ｓｉ窒化膜(ＳｉＯ2／Ｓｉ3Ｎ4）等を用
いても同様の結果が得られた。また、本実施例では衝立
形成部にポリイミドを用いたが、通常のポジ型レジス
ト，ネガ型レジストを用いても同様の結果が得られる。
【００１９】
【発明の効果】本発明によれば有機膜を蓄積電極形成に
用いてもマスク工程を増やすこと無く、かつ安定した接
合特性の王冠型のスッタクト・キャパシタ・セルが得ら
れる。
用いてもマスク工程を増やすこと無く、かつ安定した接
合特性の王冠型のスッタクト・キャパシタ・セルが得ら
れる。
【図１】本発明の実施例を示す断面図。
【図２】本発明の実施例を示す断面図。
【図３】本発明の実施例を示す断面図。
【図４】本発明の実施例を示す断面図。
【図５】本発明の実施例を示す断面図。
【図６】本発明の実施例を示す断面図。
【図７】従来の製造方法を示す断面図。
【図８】従来の製造方法を示す断面図。
【図９】従来の製造方法を示す断面図。
【図１０】従来の製造方法を示す断面図。
【図１１】従来の製造方法を示す断面図。
【図１２】従来の製造方法を示す断面図。
１０１，２０１，３０１…単結晶Ｓｉ基板、１０２，２
０２，３０２…素子分離領域、１０３，２０３，３０３
…ゲート絶縁膜、１０４，２０４，３０４…ゲート電
極、１０５，２０５，３０５…拡散層、１０６，２０
６，３０６，１０８，２０８，３０８…ＣＶＤ−ＳｉＯ
2 、１０７，２０７，３０７…ビット線、１１０、２１
０，３１０…ポリイミド樹脂、１１１(ｂ)，２１１，３
１１…リンドープ非晶質Ｓｉ、１１１(ａ)，３１２…リ
ンドープ多結晶Ｓｉ、１１３，２１３…キャパシタ絶縁
膜（Ｔａ２Ｏ5）、１１４，２１４…プレート電極（タ
ングステン）。
０２，３０２…素子分離領域、１０３，２０３，３０３
…ゲート絶縁膜、１０４，２０４，３０４…ゲート電
極、１０５，２０５，３０５…拡散層、１０６，２０
６，３０６，１０８，２０８，３０８…ＣＶＤ−ＳｉＯ
2 、１０７，２０７，３０７…ビット線、１１０、２１
０，３１０…ポリイミド樹脂、１１１(ｂ)，２１１，３
１１…リンドープ非晶質Ｓｉ、１１１(ａ)，３１２…リ
ンドープ多結晶Ｓｉ、１１３，２１３…キャパシタ絶縁
膜（Ｔａ２Ｏ5）、１１４，２１４…プレート電極（タ
ングステン）。
Claims (2)
- 【請求項１】ワード線あるいはビット線上に延在し、薄
い壁状の周部と底部とからなる蓄積電極を持つ、１トラ
ンジスタと１キャパシタ型の半導体装置において、上記
蓄積電極の周部と底部とが各々別の層で形成され、かつ
底部の終端が周部の外壁面と一致していることを特徴と
する半導体装置。 - 【請求項２】スイッチングＭＯＳトランジスタの所望の
拡散層を露出させる第１の工程と、 リンを含んだ第１のＳｉ膜を堆積する第２の工程と、 有機物から成る所望のパターンを上記拡散層を覆うよう
に形成する第３の工程と、 リンを含んだ第２のＳｉ膜を上記有機物から成るパター
ン上に堆積する第４工程と、 異方性ドライエッチング法により第２のＳｉ膜を異方的
にエッチングして、上記有機物の側壁に第２のＳｉ膜を
残すと同時に蓄積電極間に露出する第１のＳｉ膜を自己
整合的に除去する第５の工程と、 酸素プラズマエッチングにより上記有機物から成るパタ
ーンを除去する第６の工程を少なくとも含んで蓄積電極
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219615A JPH0563152A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219615A JPH0563152A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563152A true JPH0563152A (ja) | 1993-03-12 |
Family
ID=16738307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219615A Pending JPH0563152A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299603A (ja) * | 1992-04-24 | 1993-11-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6248625B1 (en) | 1999-05-07 | 2001-06-19 | Nec Corporation | Manufacturing method of cylindrical-capacitor lower electrode |
-
1991
- 1991-08-30 JP JP3219615A patent/JPH0563152A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299603A (ja) * | 1992-04-24 | 1993-11-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6248625B1 (en) | 1999-05-07 | 2001-06-19 | Nec Corporation | Manufacturing method of cylindrical-capacitor lower electrode |
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