JPS61174742A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61174742A JPS61174742A JP1430885A JP1430885A JPS61174742A JP S61174742 A JPS61174742 A JP S61174742A JP 1430885 A JP1430885 A JP 1430885A JP 1430885 A JP1430885 A JP 1430885A JP S61174742 A JPS61174742 A JP S61174742A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- electrode
- film
- polycrystalline silicon
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は２個の電極が互に絶縁物を介して部分的に重な
る構造を有する半導体装置の製造方法に関する。
る構造を有する半導体装置の製造方法に関する。
従来集積回路では電極間の耐圧を高くするために、水蒸
気を含んだ雰囲気で不純物を含んだ多結晶シリコンから
成る第一電極を酸化することによシ適当な厚さをもつ絶
縁膜化膜を形成していた。
気を含んだ雰囲気で不純物を含んだ多結晶シリコンから
成る第一電極を酸化することによシ適当な厚さをもつ絶
縁膜化膜を形成していた。
しかし、この方法では第一電極上の平担部には適轟な厚
さをもつ絶縁膜を形成することができるが側壁における
絶縁膜は平担部のものと比較し、極めて薄くなる。この
とき、前記側壁部分において第１電極と第２電極の間の
寄生容量が大きくなること、耐圧が低くなること、およ
び側壁部のオーバーハング部における第二電極材料のエ
ツチング残りによる隣り合う第二電極間のショートとい
う問題が生じてきた。
さをもつ絶縁膜を形成することができるが側壁における
絶縁膜は平担部のものと比較し、極めて薄くなる。この
とき、前記側壁部分において第１電極と第２電極の間の
寄生容量が大きくなること、耐圧が低くなること、およ
び側壁部のオーバーハング部における第二電極材料のエ
ツチング残りによる隣り合う第二電極間のショートとい
う問題が生じてきた。
本発明は上記寄生容量、シ言−トを防止する半導体装置
の製造方法を提供することを目的とする。
の製造方法を提供することを目的とする。
本発明は、第一電極を水蒸気を含んだ雰囲気中で酸化し
たのち前記酸化膜の側壁部に酸化膜を残すことによシ第
−電極上の平担部のみならず側壁にも適当な厚さをもつ
酸化膜を形成することができるようにしたものでおる。
たのち前記酸化膜の側壁部に酸化膜を残すことによシ第
−電極上の平担部のみならず側壁にも適当な厚さをもつ
酸化膜を形成することができるようにしたものでおる。
本発明によれば、電極間の寄生容量が小さくなり耐圧も
高くなり又、隣り合う第２電極間を完全に絶縁すること
ができる。
高くなり又、隣り合う第２電極間を完全に絶縁すること
ができる。
以下この発明の実施例を図面を用いて説明する。
第１図（ａ）に示すようにシリコン基板１１の表面に熱
酸化法により厚さ１００１程度の酸化膜１２を形成する
。次に図（ｂ）により前記酸化膜１２上に４０００〜５
ｏｏｏＸ程度の多結晶シリコン膜１３を全面形成する。
酸化法により厚さ１００１程度の酸化膜１２を形成する
。次に図（ｂ）により前記酸化膜１２上に４０００〜５
ｏｏｏＸ程度の多結晶シリコン膜１３を全面形成する。
そののち気相拡散法などにより、リンあるいは砒素のど
ちらかあるいは両方を前記多結晶シリコン１３内に拡散
させ、シート抵抗を７〜１５Ω／ｄにする。図（Ｃ）に
よりフォトエツチング法を用いてエツチングを行ない、
前記多結晶シリコンに１３を選択的に形成する。次に図
（ｄ）に示すように８００ ’Ｏ〜９５０°Ｃ程度の水
蒸気含有雰囲気中で酸化を行なう。その後、Ｓｌ上の酸
化膜をエツチングし、図（ｅ）のように酸化膜１５を形
成する。
ちらかあるいは両方を前記多結晶シリコン１３内に拡散
させ、シート抵抗を７〜１５Ω／ｄにする。図（Ｃ）に
よりフォトエツチング法を用いてエツチングを行ない、
前記多結晶シリコンに１３を選択的に形成する。次に図
（ｄ）に示すように８００ ’Ｏ〜９５０°Ｃ程度の水
蒸気含有雰囲気中で酸化を行なう。その後、Ｓｌ上の酸
化膜をエツチングし、図（ｅ）のように酸化膜１５を形
成する。
さらに図（ｆ）より、酸化膜１５の上に酸化膜１６を堆
積し、異方性エツチングによシ図（ｇ）に示すようにな
った。
積し、異方性エツチングによシ図（ｇ）に示すようにな
った。
また、第２図に示すように図（Ｃ）では多結晶シリコン
２３止に絶縁膜２４を堆積させたのち部分的にマスクを
設けてエツチングを行なう。このとき、多結晶シリコン
２３の横方向のエツチングが過剰になることが多く、図
（ｅ）の２３のようにいわゆる「オーバーハング」の状
態になりやすい。この欠点を補うため図（ｆ）に示すよ
うに前記電極側壁部に水蒸気を含んだ雰囲気中で酸化膜
２６を形成する。
２３止に絶縁膜２４を堆積させたのち部分的にマスクを
設けてエツチングを行なう。このとき、多結晶シリコン
２３の横方向のエツチングが過剰になることが多く、図
（ｅ）の２３のようにいわゆる「オーバーハング」の状
態になりやすい。この欠点を補うため図（ｆ）に示すよ
うに前記電極側壁部に水蒸気を含んだ雰囲気中で酸化膜
２６を形成する。
その後再び酸化膜２７を堆積し、図缶）のように異方性
エツチングにより側壁部に厚く酸化膜を残すこのあと、
前記酸化膜を熱酸化することによシ耐圧を大きくする工
程が入っても良い。
エツチングにより側壁部に厚く酸化膜を残すこのあと、
前記酸化膜を熱酸化することによシ耐圧を大きくする工
程が入っても良い。
これらの工程によシ多結晶シリコン上部及び側壁部でも
適度な厚さをもつ酸化膜が形成され、従来集積回路で問
題となっていた第一電極と第二電極間の寄生容量、耐圧
及び隣りあう第二電極間のショートによる素子特性の低
下を著しく抑えることができるようになった。
適度な厚さをもつ酸化膜が形成され、従来集積回路で問
題となっていた第一電極と第二電極間の寄生容量、耐圧
及び隣りあう第二電極間のショートによる素子特性の低
下を著しく抑えることができるようになった。
第１図（ａ）〜（ｇ）は本発明の一実施例を示す断面図
、第２図（ａ）〜伍）は本発明の他の実施例を示す断面
図である。 図において、 １１．２１・・・シリコン基板、 １２．１５，１６，２２，２４，２６．２７・・・シリ
コン酸化膜、１３．２３・・・多結晶シリコン膜、１２
．２５・・・レジスト。 代理人 弁理士 則 近 憲 佑 （ほか１名）
、第２図（ａ）〜伍）は本発明の他の実施例を示す断面
図である。 図において、 １１．２１・・・シリコン基板、 １２．１５，１６，２２，２４，２６．２７・・・シリ
コン酸化膜、１３．２３・・・多結晶シリコン膜、１２
．２５・・・レジスト。 代理人 弁理士 則 近 憲 佑 （ほか１名）
Claims (2)
- （１）多結晶シリコンからなる第一の電極と第二の電極
が互いに絶縁物を介して部分的に重ねられた配置構造を
持つ半導体装置の製造方法において、前記第一電極とし
て不純物添加の多結晶シリコンを用いこの不純物含有多
結晶シリコン上に選択的に設けられたマスク材料をマス
クとして前記多結晶シリコンをエッチングする工程と、
前記マスク層を除去し水蒸気を含んだ雰囲気中で酸化膜
を少なくとも前記第一電極上に形成する工程と、前記酸
化膜上に第二の酸化膜を堆積したのち第二酸化膜を異方
性エッチングし、第一酸化膜側壁に第二酸化膜を残す工
程とをその上に第２電極を形成する工程とを備えてなる
半導体装置の製造方法。 - （２）第１電極とその上の絶縁物を形成する工程におい
て、第一電極の多結晶シリコンを堆積したのち、この電
極上に酸化膜を堆積する工程と、選択的に設けられたマ
スク材料をマスクとして前記酸化膜と前記多結晶シリコ
ンをエッチングする工程と、少なくとも前記電極側壁に
水蒸気を含んだ雰囲気中で酸化膜を形成する工程とを備
え、以上の酸化膜上に第二の酸化膜を堆積して異方性エ
ッチングにより電極側壁部にさらに酸化膜を残す工程と
を備えてなる前記特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1430885A JPS61174742A (ja) | 1985-01-30 | 1985-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1430885A JPS61174742A (ja) | 1985-01-30 | 1985-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174742A true JPS61174742A (ja) | 1986-08-06 |
Family
ID=11857470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1430885A Pending JPS61174742A (ja) | 1985-01-30 | 1985-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410649A (en) * | 1987-07-02 | 1989-01-13 | Nec Corp | Manufacture of semiconductor device |
-
1985
- 1985-01-30 JP JP1430885A patent/JPS61174742A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410649A (en) * | 1987-07-02 | 1989-01-13 | Nec Corp | Manufacture of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0465548B2 (ja) | ||
| JP3229665B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPS6213814B2 (ja) | ||
| JPH05218335A (ja) | トレンチキャパシタメモリセルおよびその製造方法 | |
| JPS5856263B2 (ja) | 半導体装置の製造方法 | |
| JPH06101518B2 (ja) | 集積回路の製造方法 | |
| JPH0231464A (ja) | 半導体装置 | |
| JPS5978576A (ja) | 半導体装置およびその製造方法 | |
| JPS61174742A (ja) | 半導体装置の製造方法 | |
| JPH0254960A (ja) | 半導体装置の製造方法 | |
| JPS6010718A (ja) | 半導体装置の製造方法 | |
| JPS6254940A (ja) | 半導体装置の製造方法 | |
| JP3157245B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6248045A (ja) | 半導体装置の製造方法 | |
| JPH04340745A (ja) | 半導体装置 | |
| KR960006339B1 (ko) | 반도체장치의 제조방법 | |
| JPH0376033B2 (ja) | ||
| JPS6115372A (ja) | 半導体装置およびその製造方法 | |
| JPS60113968A (ja) | 半導体装置の製造方法 | |
| JPS6196748A (ja) | 誘電体分離基板及びその製造方法 | |
| JPH0568861B2 (ja) | ||
| JPH0748494B2 (ja) | 半導体装置の製造方法 | |
| JPS63133574A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0377376A (ja) | 半導体装置の製造方法 | |
| JPS6219076B2 (ja) |