JPS6248045A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6248045A JPS6248045A JP18740885A JP18740885A JPS6248045A JP S6248045 A JPS6248045 A JP S6248045A JP 18740885 A JP18740885 A JP 18740885A JP 18740885 A JP18740885 A JP 18740885A JP S6248045 A JPS6248045 A JP S6248045A
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- polycrystalline silicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 150000004767 nitrides Chemical class 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 7
- 230000001590 oxidative effect Effects 0.000 claims abstract 3
- 239000012535 impurity Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 7
- 239000012808 vapor phase Substances 0.000 abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 238000001039 wet etching Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 241000218645 Cedrus Species 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は２個のｆｆ１ｂｘが互に絶縁物を介して部分的
に重なる構造を有する半導体装１ユの製造方法に関する
っ 〔発明の技術的背景とその問題裁〕 従来集積回路では、成極間の耐圧を高くするために、水
蒸気を含んだ雰囲気で不純物を含んだ多結晶シリコンか
らなる第一電極を酸化することにより適当な厚さをもつ
絶縁膜を杉・戊していた。しかし、この方法では第一電
極上の平担部には適当な厚さをもつ絶縁槽を形成するこ
とができるが側壁における絶縁膜は平担部のものと比較
し、極めて薄くなる。このとき、前記側壁部分において
第１１！極と第２１！極の間の寄生容量が大きくなるこ
と、耐圧が低く々るという間頂が生じてきたつ〔発明の
目的〕 本発明は上記寄生容量、耐圧、等の問題を防止する半導
体装置の製造方法を提供することを目的する。
に重なる構造を有する半導体装１ユの製造方法に関する
っ 〔発明の技術的背景とその問題裁〕 従来集積回路では、成極間の耐圧を高くするために、水
蒸気を含んだ雰囲気で不純物を含んだ多結晶シリコンか
らなる第一電極を酸化することにより適当な厚さをもつ
絶縁膜を杉・戊していた。しかし、この方法では第一電
極上の平担部には適当な厚さをもつ絶縁槽を形成するこ
とができるが側壁における絶縁膜は平担部のものと比較
し、極めて薄くなる。このとき、前記側壁部分において
第１１！極と第２１！極の間の寄生容量が大きくなるこ
と、耐圧が低く々るという間頂が生じてきたつ〔発明の
目的〕 本発明は上記寄生容量、耐圧、等の問題を防止する半導
体装置の製造方法を提供することを目的する。
本発明は第一電極を水蒸気を含んだ雰囲気中で酸化した
のち前記酸化膜の側壁部に窒化膜を残すことにより第−
ｖｔ極上の平担部のみならずｆｔ１ｌ＋壁江も適当な厚
さをもつ酸化膜と窒化膜を形成することができるようＫ
したものである。
のち前記酸化膜の側壁部に窒化膜を残すことにより第−
ｖｔ極上の平担部のみならずｆｔ１ｌ＋壁江も適当な厚
さをもつ酸化膜と窒化膜を形成することができるようＫ
したものである。
本発明によれば、電極間の寄生容量が小さくなり耐圧も
高くなり又、隣９合う第２を極間を完全に絶縁すること
ができる。また第１￥１１極側壁に窒化膜を残している
ためにｆ（Ｆ糸処理における１ｐｏｌｙ電極側壁の５ｉ
Ｑ２絶縁膜が減少することがない。
高くなり又、隣９合う第２を極間を完全に絶縁すること
ができる。また第１￥１１極側壁に窒化膜を残している
ためにｆ（Ｆ糸処理における１ｐｏｌｙ電極側壁の５ｉ
Ｑ２絶縁膜が減少することがない。
第１図〜第５図を用いて本発明の一実施例を説明する。
第１図に示すように初めにＳｉ基板（１）例えばＰ型（
１００）を用意し熱酸化膜（２）を約１ｏｏＸ穆度形成
した後ウェハー全面に第１の多結晶シリコン（ポリシリ
コン）（３）を約４ｏｏｏＸａ度デボする。次に気相拡
散法により、前記多結晶シリコン（３）のシート抵抗を
７〜１５Ω／７にする。イオン注入によってもよい。そ
して前記多結晶シリコン（３）上に写真蝕刻法によりレ
ジストパターンを選択的に形成し前記多結晶シリコン（
３）を例えばＣＤＥ（ケミカル・ドライ・エツチング）
法によりエツチングしマスク材であるレゾストを除去す
れば第１図のようなテーパー形状を得る。
１００）を用意し熱酸化膜（２）を約１ｏｏＸ穆度形成
した後ウェハー全面に第１の多結晶シリコン（ポリシリ
コン）（３）を約４ｏｏｏＸａ度デボする。次に気相拡
散法により、前記多結晶シリコン（３）のシート抵抗を
７〜１５Ω／７にする。イオン注入によってもよい。そ
して前記多結晶シリコン（３）上に写真蝕刻法によりレ
ジストパターンを選択的に形成し前記多結晶シリコン（
３）を例えばＣＤＥ（ケミカル・ドライ・エツチング）
法によりエツチングしマスク材であるレゾストを除去す
れば第１図のようなテーパー形状を得る。
次に水蒸気を含む気相中で酸化を例えば８５０°Ｃで４
５分行えば前記多結晶シリコン上に約２５００Ａ程度の
酸化膜（４）が形成されろ。多結晶シリコンは上面の不
純物儂ばが高いので、側壁より上面側の酸化ＢＩＸ厚が
厚くなる。＋（第２図） 次に窒化シリコン膜（５）を全面て約２５００Ａ程度デ
ボ（第３図）した後異方性エツチング例えば几ＩＥ法を
用いてエツチングを行えば、第４図に示すように第１の
多結晶シリコン側壁に窒化ａ（５）が残はされる。次に
この窒化ｊ良をマスクに基板の酸化膜（４）をＨＦによ
るウェットエツチングで除去し、再度熱酸化して所望の
薄いゲート酸化膜（４）′を得る。
５分行えば前記多結晶シリコン上に約２５００Ａ程度の
酸化膜（４）が形成されろ。多結晶シリコンは上面の不
純物儂ばが高いので、側壁より上面側の酸化ＢＩＸ厚が
厚くなる。＋（第２図） 次に窒化シリコン膜（５）を全面て約２５００Ａ程度デ
ボ（第３図）した後異方性エツチング例えば几ＩＥ法を
用いてエツチングを行えば、第４図に示すように第１の
多結晶シリコン側壁に窒化ａ（５）が残はされる。次に
この窒化ｊ良をマスクに基板の酸化膜（４）をＨＦによ
るウェットエツチングで除去し、再度熱酸化して所望の
薄いゲート酸化膜（４）′を得る。
この状態で第２の多結晶シリコンをデボすれば第５図に
示すような第１の多結晶シリコンと第２の多結晶シリコ
ンが絶縁された形状が得られる。
示すような第１の多結晶シリコンと第２の多結晶シリコ
ンが絶縁された形状が得られる。
ここで、第２の多結晶ｓ １（６）をゲート電極として
用いるためにゲート酸化膜を貼シ直す、即ちＳｉ基板（
１）上の酸化膜をエツチングする工程があるが、本発明
によれば、窒化膜を用いているため第１の多結晶シリコ
ン（６）側壁の酸化膜（４）が減少することがな（１ｓ
ｔ ｐｏｌｙと２ｎｄ ｐｏｌｙ−８ｉとの耐圧は著し
く向上する、 また、第１の多結晶シリコン側壁に絶縁膜を残置するの
にＲＩＥ法を用いているが、絶縁膜が窒化膜であるため
熱酸化膜（２）との選択比が十分あるため熱酸化膜（２
）がストッパーとなりＳｉ基板（１）がＲＩＥのダメー
ジをうけることがない。
用いるためにゲート酸化膜を貼シ直す、即ちＳｉ基板（
１）上の酸化膜をエツチングする工程があるが、本発明
によれば、窒化膜を用いているため第１の多結晶シリコ
ン（６）側壁の酸化膜（４）が減少することがな（１ｓ
ｔ ｐｏｌｙと２ｎｄ ｐｏｌｙ−８ｉとの耐圧は著し
く向上する、 また、第１の多結晶シリコン側壁に絶縁膜を残置するの
にＲＩＥ法を用いているが、絶縁膜が窒化膜であるため
熱酸化膜（２）との選択比が十分あるため熱酸化膜（２
）がストッパーとなりＳｉ基板（１）がＲＩＥのダメー
ジをうけることがない。
尚、ここでは側壁の窒化膜（５）を残したｉま次の工程
に進んだが、窒化膜（５）を除去してから次の工程に進
んでも同様の効果が得られる。この場合拡散層が広く形
成出来るため素子特性が向上する。
に進んだが、窒化膜（５）を除去してから次の工程に進
んでも同様の効果が得られる。この場合拡散層が広く形
成出来るため素子特性が向上する。
第１図、第２図、第：う図、第４図及び第５図は本発明
の一実施例を示す所面図である。図において、 ■・・・Ｓｉ基板、 ２川熱酸化膜１．３，６・・・
多結晶シリコン、４山酸化膜。 ５・・・窒化膜。 第１図 第２１４ 第３図 第４図 第５１″４
の一実施例を示す所面図である。図において、 ■・・・Ｓｉ基板、 ２川熱酸化膜１．３，６・・・
多結晶シリコン、４山酸化膜。 ５・・・窒化膜。 第１図 第２１４ 第３図 第４図 第５１″４
Claims (1)
- 多結晶シリコンからなる第一の電極と第二の電極が互い
に絶縁物を介して部分的に重ねられた配置構造を持つ半
導体装置の製造方法において、前記第一電極として不純
物添加の多結晶シリコンを用いこの不純物含有多結晶シ
リコン上に選択的に設けられたマスク材料をマスクとし
て前記多結晶シリコンをエッチングする工程と、前記マ
スク層を除去し熱酸化して酸化膜を形成する工程と、こ
の酸化膜上に窒化膜を堆積したのちこの窒化膜を異方性
エッチングし、前記多結晶シリコン側壁に窒化膜を残す
工程と、その上に第２電極を形成する工程とを備えてな
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18740885A JPS6248045A (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18740885A JPS6248045A (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248045A true JPS6248045A (ja) | 1987-03-02 |
Family
ID=16205509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18740885A Pending JPS6248045A (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266509A (en) * | 1990-05-11 | 1993-11-30 | North American Philips Corporation | Fabrication method for a floating-gate field-effect transistor structure |
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
-
1985
- 1985-08-28 JP JP18740885A patent/JPS6248045A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266509A (en) * | 1990-05-11 | 1993-11-30 | North American Philips Corporation | Fabrication method for a floating-gate field-effect transistor structure |
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
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