JPH06101518B2 - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
- Publication number
- JPH06101518B2 JPH06101518B2 JP22904785A JP22904785A JPH06101518B2 JP H06101518 B2 JPH06101518 B2 JP H06101518B2 JP 22904785 A JP22904785 A JP 22904785A JP 22904785 A JP22904785 A JP 22904785A JP H06101518 B2 JPH06101518 B2 JP H06101518B2
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- insulating film
- substrate
- epitaxial growth
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Description
【発明の詳細な説明】 〔概要〕 集積回路、特にMOSFET構造で素子分離特性、耐圧その他
の特性を改善するため基板上に絶縁膜を積層し、絶縁膜
に開口せる素子形成領域にエピタキシャル層を積層して
FETを形成する構造があるが、本発明ではエピタキシャ
ル層側面での結晶欠陥による特性の不安定現象の対策を
述べる。
の特性を改善するため基板上に絶縁膜を積層し、絶縁膜
に開口せる素子形成領域にエピタキシャル層を積層して
FETを形成する構造があるが、本発明ではエピタキシャ
ル層側面での結晶欠陥による特性の不安定現象の対策を
述べる。
本発明は、基板上に積層された絶縁膜に埋込まれたエピ
タキシャル層に素子を形成する集積回路の製造方法に関
する。
タキシャル層に素子を形成する集積回路の製造方法に関
する。
MOSFETは高密度の集積回路の製作に極めて適した構造で
あるが、更に特性改善のための努力が払われている。
あるが、更に特性改善のための努力が払われている。
基板上の各素子の分離特性、耐圧特性を改善し、ラッチ
アップ現象の防止、更にα線対策等の目的で、各素子形
成を絶縁膜に埋込まれたエピタキシャル層で行う構造は
究めて好適である。
アップ現象の防止、更にα線対策等の目的で、各素子形
成を絶縁膜に埋込まれたエピタキシャル層で行う構造は
究めて好適である。
然しながら、エピタキシャル成長層の側面での結晶欠陥
の発生の問題があり、改善が要望されている。
の発生の問題があり、改善が要望されている。
上記に述べた、素子分離用の絶縁膜に埋込まれたエピタ
キシャル層にMOSFETを形成する製造方法を第３図により
その構造を簡単に説明する。
キシャル層にMOSFETを形成する製造方法を第３図により
その構造を簡単に説明する。
第３図（ａ）は上面図を示し、第３図（ｂ）及び（ｃ）
はそれぞれ第３図（ａ）におけるＸ−Ｘ線及びＹ−Ｙ線
での断面図を示している。
はそれぞれ第３図（ａ）におけるＸ−Ｘ線及びＹ−Ｙ線
での断面図を示している。
シリコン基板１上に絶縁膜としてSiO2膜２が約１μｍ積
層され、素子形成領域をエッチングにより開口した後、
エピタキシャル層３が埋込まれている。
層され、素子形成領域をエッチングにより開口した後、
エピタキシャル層３が埋込まれている。
４はゲート酸化膜、ポリシリコンよりなるゲート電極５
がパターンニングされて形成されている。６はソース領
域、７はドレイン領域でイオン打込みにより形成され
る。第３図ではソース、ドレイン電極、配線層等は省略
している。
がパターンニングされて形成されている。６はソース領
域、７はドレイン領域でイオン打込みにより形成され
る。第３図ではソース、ドレイン電極、配線層等は省略
している。
第３図で示されたごとく、酸化膜により各素子が分離さ
れ、エピタキシャル成長層にMOSFETを形成する構造は、
分離特性が良好で耐圧も良く、ラッチアップ現象、ある
いはα線によるソフトエラー等にも強い特徴がある。
れ、エピタキシャル成長層にMOSFETを形成する構造は、
分離特性が良好で耐圧も良く、ラッチアップ現象、ある
いはα線によるソフトエラー等にも強い特徴がある。
上記に述べた、従来の技術による方法ではエピタキシャ
ル成長層自体の結晶性は良好であるが、酸化膜との接触
する成長界面において結晶欠陥が発生し易いと云う問題
点がある。
ル成長層自体の結晶性は良好であるが、酸化膜との接触
する成長界面において結晶欠陥が発生し易いと云う問題
点がある。
そのため第３図（ａ）の矢印線で示されたごとく、ソー
ス領域６とドレイン領域７との間にエピタキシャル層３
のSiO2膜２との界面付近の結晶欠陥層を通してリーク電
流が流れる問題を生ずる。
ス領域６とドレイン領域７との間にエピタキシャル層３
のSiO2膜２との界面付近の結晶欠陥層を通してリーク電
流が流れる問題を生ずる。
このためトランジスタ特性に不安定現象が表れ、信頼性
を低下させる要因となっている。
を低下させる要因となっている。
上記問題点は、基板上に絶縁膜を全面に積層した後、素
子形成領域上の該絶縁膜を選択的にエッチング除去して
基板を露出せしめ、露出せる該基板上にエピタキシャル
成長層を積層した後、ウエットエッチングにより該エピ
タキシャル成長層の側面と絶縁膜との間に間隙部を形成
し、前記エピタキシャル成長層の表面を酸化させる工程
を含む本発明の電界効果トランジスタの製造方法によっ
て解決される。
子形成領域上の該絶縁膜を選択的にエッチング除去して
基板を露出せしめ、露出せる該基板上にエピタキシャル
成長層を積層した後、ウエットエッチングにより該エピ
タキシャル成長層の側面と絶縁膜との間に間隙部を形成
し、前記エピタキシャル成長層の表面を酸化させる工程
を含む本発明の電界効果トランジスタの製造方法によっ
て解決される。
また、前記間隙部の形成工程で、絶縁膜を選択的にエッ
チング除去した工程の後、残った絶縁膜の側面にPSG膜
を形成する工程を加わることにより、より容易に間隙の
形成が可能となる。
チング除去した工程の後、残った絶縁膜の側面にPSG膜
を形成する工程を加わることにより、より容易に間隙の
形成が可能となる。
〔作用〕 エピタキシャル成長層を形成した後、HF溶液を用いたウ
エット・エッチングを行うことにより絶縁膜としてSiO2
膜を用いるとSiO2膜とエピタキシャル層との界面部で
は、主としてSiO2膜側でエッチングが進む。
エット・エッチングを行うことにより絶縁膜としてSiO2
膜を用いるとSiO2膜とエピタキシャル層との界面部で
は、主としてSiO2膜側でエッチングが進む。
これによりSiO2膜とエピタキシャル層との界面に間隙部
を生じ、部分的に結晶欠陥が除去される。
を生じ、部分的に結晶欠陥が除去される。
PSG膜が絶縁膜の側面に形成されている場合は、容易にP
SG膜が除去されるので作業効率が上がる。
SG膜が除去されるので作業効率が上がる。
その後の酸化工程によりエピタキシャル層の結晶欠陥は
SiO2に変質されるので、リーク電流発生は殆ど防止され
る。
SiO2に変質されるので、リーク電流発生は殆ど防止され
る。
本発明の一実施例を図面により詳細説明する。第１図
（ａ）〜（ｅ）は製造方法を示す工程順の断面図を示
す。
（ａ）〜（ｅ）は製造方法を示す工程順の断面図を示
す。
シリコン基板１上にSiO2膜２が気相成長法により約１μ
ｍ積層され、素子形成領域８のSiO2膜をフオトリソグラ
フィ法により開口する。これを第１図（ａ）に示す。
ｍ積層され、素子形成領域８のSiO2膜をフオトリソグラ
フィ法により開口する。これを第１図（ａ）に示す。
次いで、シリコンの選択エピタキシャル成長により素子
形成領域８をエピタキシャル層３により埋込む。これを
第１図（ｂ）に示す。
形成領域８をエピタキシャル層３により埋込む。これを
第１図（ｂ）に示す。
この工程でエピタキシャル成長層３とSiO2膜２との界面
には結晶欠陥を多く含んだ表面層９を生ずる。
には結晶欠陥を多く含んだ表面層９を生ずる。
次いで、弗酸（HF）を用いてウエットエッチングを行
い、第１図（ｃ）に示すごとく間隙部10を形成する。
い、第１図（ｃ）に示すごとく間隙部10を形成する。
次いで、上記の基板を高温熱酸化によりエピタキシャル
層の表面にSiO2膜11を形成する。
層の表面にSiO2膜11を形成する。
この熱酸化により結晶欠陥を含んだ表面層９は、SiO2膜
11に変質し、膨張して間隙部10を埋込む。これを第１図
（ｄ）に示す。
11に変質し、膨張して間隙部10を埋込む。これを第１図
（ｄ）に示す。
エピタキシャル層表面のSiO2膜をエッチング除去して平
坦化することにより、第１図（ｅ）に示す結晶欠陥のな
い、SiO2膜に埋込まれたエピタキシャル層が得られる。
坦化することにより、第１図（ｅ）に示す結晶欠陥のな
い、SiO2膜に埋込まれたエピタキシャル層が得られる。
上記第１図（ｃ）で説明せる、HFによるウエットエッチ
ング工程を効率化するための別の方法を第２図（ａ）〜
（ｃ）により説明する。
ング工程を効率化するための別の方法を第２図（ａ）〜
（ｃ）により説明する。
第１図（ａ）の基板を用い、第２図（ａ）に示すごとく
全面にPSG膜12を約1000Å気相成長させる。
全面にPSG膜12を約1000Å気相成長させる。
次いで、反応性イオン・エッチング（RIE）を全面に加
える。SiO2膜２の側面部のPSG膜13を残して他のPSG膜は
除去される。
える。SiO2膜２の側面部のPSG膜13を残して他のPSG膜は
除去される。
この状態でシリコンのエピタキシャル成長を行い開口部
を埋込む。これを第２図（ｃ）に示す。
を埋込む。これを第２図（ｃ）に示す。
以後、HFによるウエットエッチング以降の工程は変わら
ない。PSG膜は容易にHFと反応するので間隙部10の形成
が容易である。
ない。PSG膜は容易にHFと反応するので間隙部10の形成
が容易である。
以後、エピタキシャル成長層に各機能素子を形成するプ
ロセスに移るが、本発明の内容とは直接関係ないので省
略する。
ロセスに移るが、本発明の内容とは直接関係ないので省
略する。
上記に説明せる製造方法は、エピタキシャル成長層に形
成される素子はMOSFETに限定されるものではなく、全て
の機能素子に適用可能である。
成される素子はMOSFETに限定されるものではなく、全て
の機能素子に適用可能である。
以上に説明せるごとく、本発明の製造方法を適用するこ
とにより各素子間の分離特性は良好で、且つ結晶欠陥に
よる電気的特性の不安定のない、酸化膜に埋込まれたエ
ピタキシャル層を用いる集積回路の製作が可能となっ
た。
とにより各素子間の分離特性は良好で、且つ結晶欠陥に
よる電気的特性の不安定のない、酸化膜に埋込まれたエ
ピタキシャル層を用いる集積回路の製作が可能となっ
た。
第１図（ａ）〜（ｅ）は本発明にかかわる製造方法を説
明する工程順の断面図、 第２図（ａ）〜（ｃ）は第１図の工程を一部変更せる場
合の説明図、 第３図（ａ）〜（ｃ）は酸化膜に埋込まれたエピタキシ
ャル層にMOSFETを形成せる集積回路を説明する図、 を示す。 図面において、 １はシリコン基板、2,11はSiO2膜（絶縁膜）、３はエピ
タキシャル層、４はゲート酸化膜、５はゲート電極、６
はソース領域、７はドレイン領域、８は素子形成領域、
９は結晶欠陥を含んだ表面層、10は間隙部、12,13はPSG
膜、をそれぞれ示す。
明する工程順の断面図、 第２図（ａ）〜（ｃ）は第１図の工程を一部変更せる場
合の説明図、 第３図（ａ）〜（ｃ）は酸化膜に埋込まれたエピタキシ
ャル層にMOSFETを形成せる集積回路を説明する図、 を示す。 図面において、 １はシリコン基板、2,11はSiO2膜（絶縁膜）、３はエピ
タキシャル層、４はゲート酸化膜、５はゲート電極、６
はソース領域、７はドレイン領域、８は素子形成領域、
９は結晶欠陥を含んだ表面層、10は間隙部、12,13はPSG
膜、をそれぞれ示す。
Claims (2)
- 【請求項１】基板（１）上に絶縁膜（２）を全面に積層
した後、素子形成領域（８）上の該絶縁膜を選択的にエ
ッチング除去して基板を露出せしめる工程と、 露出せる該基板上にエピタキシャル成長層（３）を選択
的に積層した後、ウエットエッチングにより該エピタキ
シャル成長層の側面と該絶縁膜との間に間隙部（10）を
形成する工程と、 前記エピタキシャル成長層の表面を酸化させる工程を含
むことを特徴とする集積回路の製造方法。 - 【請求項２】前記間隙部（10）を形成する工程は、該露
出せる基板面を取り巻く絶縁膜の側面にPSG膜（13）を
形成する工程と、該露出せる基板上にエピタキシャル成
長層（３）を選択的に積層した後、ウエットエッチング
を行うことよりなることを特徴とする特許請求範囲第
（１）項記載の集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22904785A JPH06101518B2 (ja) | 1985-10-14 | 1985-10-14 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22904785A JPH06101518B2 (ja) | 1985-10-14 | 1985-10-14 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286838A JPS6286838A (ja) | 1987-04-21 |
| JPH06101518B2 true JPH06101518B2 (ja) | 1994-12-12 |
Family
ID=16885911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22904785A Expired - Lifetime JPH06101518B2 (ja) | 1985-10-14 | 1985-10-14 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101518B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417422A (en) * | 1987-07-10 | 1989-01-20 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4758531A (en) * | 1987-10-23 | 1988-07-19 | International Business Machines Corporation | Method of making defect free silicon islands using SEG |
| US5403751A (en) * | 1990-11-29 | 1995-04-04 | Canon Kabushiki Kaisha | Process for producing a thin silicon solar cell |
| US5073516A (en) * | 1991-02-28 | 1991-12-17 | Texas Instruments Incorporated | Selective epitaxial growth process flow for semiconductor technologies |
| KR100209714B1 (ko) * | 1996-04-12 | 1999-07-15 | 구본준 | 반도체소자의 격리막 및 이의 형성방법 |
| KR19990057360A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체소자의 소자분리막 제조방법 |
| KR100365738B1 (ko) * | 1998-06-29 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
| KR100322533B1 (ko) * | 1999-05-27 | 2002-03-25 | 윤종용 | 선택 에피택셜 성장을 이용한 소자분리방법 |
| KR100685581B1 (ko) * | 2000-12-11 | 2007-02-22 | 주식회사 하이닉스반도체 | 소자분리막 형성 방법 |
-
1985
- 1985-10-14 JP JP22904785A patent/JPH06101518B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6286838A (ja) | 1987-04-21 |
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