KR950005443B1 - 세미콘턱터/온/인슐레이터(soi)형 반도체 웨이퍼의 제조 방법 - Google Patents

세미콘턱터/온/인슐레이터(soi)형 반도체 웨이퍼의 제조 방법 Download PDF

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Abstract

내용 없음.

Description

세미콘턱터/온/인슐레이터(SOI)형 반도체 웨이퍼의 제조 방법
제1도 내지 제6도는 상기 미합중국 특허에 개시된 방법을 나타내기 위한 개략도이고,
제6도 내지 제10도는 본 발명의 일 실시예를 나타내기 위한 개략도이고,
제11도 및 제12도는 본 발명의 다른 실시예를 나타내기 위한 개략도이다.
본 발명은 반도체 웨이퍼의 제조 방법에 관한 것으로, 특히 SOI(Silicon On Insulator)기술을 이용하여 반도체 웨이퍼를 제조하는 방법에 관한 것이다.
SOI기술은 수천 옹스트롬(Å) 내지 수백 미크론 정도의 폭과 길이를 갖는 수많은 반도체 단결정층을 절연층상에 형성한 다음, 트랜지스터나 다이오드와 같은 활성 소자를 각각의 단결정층 내에 제조하는 기술을 말한다. 이러한 SOI기술에 의하면, 각각의 반도체 단결정층은 통상적으로 수천 옹스트롬(Å) 내지 수 미크론의 깊이를 갖는 절연물 매트릭스 내에 매립되도록 형성되기 때문에, 각각의 단결정층에 제조되는 트랜지스터 또는 다이오드 등은 실리콘과 같은 기판과 완전히 절연하여 형성된다. 따라서, CMOS형 반도체 장치에서 래치업(latchup) 문제가 없고, 고 파괴전압 특성을 가질 뿐만 아니라, 소자 활성 영역을 분리하는 제조 단계가 필요하지 않다. 따라서, 상기 SOI기술은 미래의 대규모 집적회로의 제조 기술로서, 관심을 끌고 있다. 상기 SOI기술을 적용하기 위하여는 절연체로서 값비싼 사파이어와 같은 절연체를 사용하여 절연층상에 단결정 실리콘 에피텍시얼층을 형성하여 SOI wafer를 만들어야 한다. 그리고 SIMOX(Seperation by Implanted OXygen), SDB(Silicon Diret Bonding)방법에 의한 SOI wafer 제조 방법이 있다. 하지만 절연체 상부의 실리콘 결정질이 벌크 실리콘에 비해 좋지 않거나 제조시의 비용이나, 기술적인 문제가 뒤따라 SOI기술을 이용한 반도체 장치의 제조공정시, 상기 SOI기술을 적용하기 위하여는 절연체로서 값 비싼 사파이어와 같은 절연체를 사용하여 절연층 상에 단결정 실리콘 에피텍시얼층을 형성하여 SOI wafer를 만들어야 한다. 그리고 SIMOX나 SDB방법에 의한 SOI wafer제조 방법이 있다. 하지만 결정질이 벌크 실리콘에 비해 좋지 않거나 제조시의 비용이나 기술적인 문제가 뒤따라 SOI기술을 이용한 반도체 장치의 제조공정시 상업화에는 많은 어려움이 있었다.
반도체 기판을 이용한 통상적인 SOI기술은 실리콘 기판으로부터, 이산화 실리콘 절연 물질을 사용하여 단결정 실리콘 영역을 분리시키는 방법에 관한 것이다. 이러한 방법은 주로, 먼저 하부에 다공질 실리콘 영역을 형성하고, 다음에 상기 다공질 실리콘 영역을 산화시켜 실리콘 에피텍시얼 단결정 영역의 하부에 격리유전 물질을 형성하는 것으로 구성된다.
예를 들면, 다공질 실리콘의 산화를 이용하여 반도체 기판상에 절연 물질층을 형성하고, 그 위에 실리콘 에피텍시얼층을 형성하여 반도체 웨이퍼를 제조하는 방법이 미합중국 특허 제4,910,165호에 기재되어 있다.
제1도 내지 제6도는 상기 미합중국 특허에 개시된 방법을 나타내기 위한 개략도이다.
제1도를 참조하면, 단결정 실리콘 기판(1)상에 열산화법이나 CVD방법에 의해 0.7내지 2.0미크론의 두께로 산화 실리콘(3)층을 형성한다. 다음에, 상기 산화 실리콘층(3)상에 레지스트층(도시안됨)을 형성하고, 통상의 포토리토그래피 공정에 의해 레지스트 패턴을 형성하여 상기 산화 실리콘층(3)을 선택적으로 노출시키고, 반응성 이온 식각과 같은 이방성 에칭 방법에 의해 상기 노출된 산화 실리콘층(3)을 제거한 후, 0.3내지 2.0미크론의 깊이로 상기 단결정 실리콘 기판(1)의 표면부를 식각한다.
제2도를 참조하면, 상기 레지스트를 제거한 후, 상기 식각하여 노출된 실리콘 기판(1)상에, 예를 들면, RTP-CVD, LPCVD 또는 APCVD등과 같은 방법으로 0.4 내지 3미크론의 고농도로 도핑된 에피텍시얼 실리콘 영역(7)을 형성한다. 다음에, 상기 고농도로 도핑된 에피텍시얼 실리콘 영역(7)에 0.3 내지 1.0미크론의 저농도로 도핑된 에피텍시얼 실리콘 영역(9)을 형성하여 상기 산화 실리콘층(3)의 높이와 동일한 높이가 되도록 한다.
제3도를 참조하면, 임의로 상기 제2도에서 수득한 결과물의 전면에 열산화막(11)을 형성한다.
제4도를 참조하면, 30 내지 80%의 HF와 에탄올이나 탈이온수를 포함하는 용액(13)중에 상기 실리콘기판(1)을 침지시킨 후, 전원을 공급하여 양극 산화공정을 수행한다. 양극 산화 공정은 상기 고농도로 도핑된 에피텍시얼 실리콘 영역(7)을 다공질 영역(17)으로 선택적으로 전환시킨다.
제5도를 참조하면, 상기 다공질 영역(17)을 산화하여 산화 실리콘(19)으로 전환시킨다. 상기 산화 공정은 650℃ 내지 850℃에서 건조한 산소 분위기에서 제1단계를 수행한 후, 1,000℃에서 습윤한 산소 분위기에서 제2단계를 수행한다. 다공질 실리콘의 산화속도는 단결정 실리콘이나 에피텍시얼 실리콘의 산하속도보다 약 100배 빠르다. 따라서, 상기 저농도로 도핑된 에피텍시얼 실리콘 영역(9)은, 상기 다공질 영역(17)이 완전히 산화되더라도, 산화되지 않고 상기 실리콘 기판(1) 리콘기판(1)으로 부터 상기 형성된 산화 실리콘(19)에 의해 전기적으로 분리된다.
제6도를 참조하면, 도핑되지 않은 폴리 실리콘과 같은 절연 물질을 상기 제5도에서 수득한 결과물의 전면에 증착한 후, 에치백 공정을 거쳐서, 상기 반도체기판(1)을 평탄화한다. 이때 상기 저농도로 도핑된 에피텍시얼 실리콘 영역(9)을 노출시킨다. 다음에, 상기 저농도로 도핑된 에피텍시얼 실리콘 영역(9)에 MOS트랜지스터, 다이오드 등과 같은 소정의 소자를 형성한다. 미설명 부호인 21은 에치백 후에 존재하는 산화물을 나타낸다.
상술한 종래의 방법에 의하면, 반도체 장치나 칩을 제조하는 경우, 그 크기가 한정되며, 불완전한 SOI구조를 형성함으로써, 예를 들면, MOS트랜지스터에서 누설 전류와 같은 전기적 특성의 불량을 초래할 수 있다.
따라서, 본 발명의 목적은, 상기한 칩 크기의 문제점을 해결하고, 전기적 특성의 불량을 개선하는 SOI형 반도체 웨이퍼의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 반도체 웨이퍼 전체에 걸쳐서, SOI구조를 형성함으로써, 사진식각 공정시의 정합 문제를 해결하고, 반도체 장치를 보다 용이하게 제조할 수 있는 SOI형 반도체 웨이퍼의 제조 방법을 제공하는 것이다.
상술한 본 발명의 목적 및 다른 목적을 해결하기 위하여, 본 발명에 의하면, 반도체 기판상에 에피텍시얼층을 적층하고, 상기 반도체 기판을 노출시키는 개구부를 상기 에피텍시얼층에 형성하는 공정 ; 결과물의 전면에 얇은 패드 산화막을 형성하는 공정 ; 상기 반도체 기판의 상부를 다공질화 하여, 상기 반도체 기판의 상부에 다공질층을 형성하는 공정 ; 상기 다공질층을 산화시켜 절연 물질층을 형성하고 상기 패드 산화막을 제거하는 공정 ; 및 결과물의 전면에 실리콘층을 적층한 후, 상기 실리콘층을 단결정화하는 공정으로 구성된 반도체 웨이퍼의 제조 방법이 제공된다.
본 발명의 일 실시예에 의하면, 상기 반도체 기판은 고농도로 불순물이 도핑되어 있고, 상기 에피텍시얼층은 저농도의 불순물로 도핑되어 있는 것이 바람직하다. 또한, 상기 실리콘층은 비정질 실리콘 또는 폴리실리콘으로 구성될 수 있다.
상기 다공질층을 산화하는 공정은 양극 산화 방법에 의해 수행할 수 있다. 상기 실리콘층을 단결정화하는 공정은 래터럴 고상 에피텍시 방법이나 각종의 재결정화 방법에 의해 수행할 수 있다.
상기 래터럴 고상 에피텍시 방법의 수행시에 제1씨드로서 상기 반도체 기판을 이용하고 제2씨드로서는 상기 단결정화된 에피텍시엘층의 일부를 사용하는 것이 바람직하다.
본 발명의 일 실시예에 의하면, 상기 단결정화 공정 후, 상기 단결정화된 단결정 에피텍시얼층을 평탄화하는 것이 바람직하다.
본 발명의 상기한 목적 및 다른 목적은 반도체 기판상에 제1 및 제2에피텍시얼층을 적층하고, 상기 제2에피텍시얼층을 노출시키는 개구부를 상기 제2에피텍시얼층에 형성하는 공정, 결과물의 전면에 얇은 패드산화막을 형성하는 공정, 상기 제1에피텍시얼층을 다공질화 하여, 상기 반도체 기판의 상부에 다공질층을 형성하는 공정, 상기 다공질층을 산화시켜 절연 물질층을 형성하고 상기 패드 산화막을 제고하는 공정 ; 및 결과물의 전면에 실리콘층을 적층한 후, 상기 실리콘층을 단결정화하는 공정으로 구성된 반도체 웨이퍼의 제조 방법에 의하여도 달성될 수 있다. 여기서, 상기 반도체 기판 및 제2에피텍시얼층은 저농도로 불순물이 도핑되어 있고, 상기 제1에피텍시얼층은 고농도로 불순물이 도입되어 있는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 들어 본 발명을 보다 구체적으로 설명하지만 본 발명은 이에 제한되는 것은 아니다.
실시예 1
제6도 내지 제10도는 본 발명의 일 실시예를 나타내기 위한 개략도이다.
제7도를 참조하면, 고농도로 불순물이 주입된 단결정 실리콘 기판(101)상에 저농도의 불순물이 주입된 에피텍시얼층(103)을 형성한다. 다음에, 상기 저농도의 불순물이 주입된 에피텍시얼층(103)상에 레지스트층(도시안됨)을 형성하고, 통상의 포토리토그래피 공정에 의해 레지스트 패턴을 형성하여 상기 저농도의 불순물이 주입된 에피텍시얼층(103)을 선택적으로 노출시키고, 반응성 이온 식각과 같은 이방성 에칭 방법에 의해 상기 노출된 저농도의 불순물이 주입된 에피텍시얼층(103)을 제거하여 개구부(105)를 형성한 후, 상기 레지스트를 제거한다. 다음에 결과물의 전면에, 열 산화법에 의해 얇은 패드 산화막(107)을 형성한다.
제8도를 참조하면, 상기 미합중국 특허 제4,910,165호에서 개시된 바와 같이, 30 내지 80%의 HF와 에탄올이나 탈이온수를 포함하는 용액중에 상기 실리콘 기판(101)을 침지시킨 후, 전원을 공급하여 양극 산화공정을 수행한다. 양극 산화 공정은 상기 고농도로 불순물이 주입된 단결정 실리콘 기판(101)의 상부를 다공질 영역(109)으로 선택적으로 전환시킨다.
제9도를 참조하면, 상기 미합중국 특허 제4,910,165호에서 개시된 바와 같이, 상기 다공질 영역(109)을 산화하여 산화 실리콘층(111)으로 전환시킨다. 다공질 실리콘의 산화속도는 단결정 실리콘이나 에피텍시얼실리콘의 산화속도보다 훨씬 빠르므로, 상기 저농도의 불순물이 주입된 에피텍시얼층(103)은, 상기 다공질영역(109)이 완전히 산화되더라도, 산화되지 않고 상기 실리콘 기판(101)으로 부터 상기 형성된 산화 실리콘층(111)에 의해 전기적으로 분리된다. 다음에, 상기 패드 산화막(107)을 제거한 후, 비정질 실리콘층(113)을 적층한다.
제10도를 참조하면, 상기 적층된 비정질 실리콘층(113)을 래터럴 고상 에피텍시 방법(Lateral solid-phase epitaxy)에 의해 단결정 실리콘으로 전환시킨다. 상기 비정질 실리콘은 저온(비정질 실리콘이 폴리실리콘으로 전환되는 온도 이하)에서 단결정인 실리콘 기판과의 경계 부분에서 서서히 재결정되어 단결정실리콘으로 전환된다. 따라서, 상기 비정질 실리콘층(113)은, 상기 저농도의 불순물이 주입된 에피텍시얼층(103)이 씨드로 작용함으로써, 단결정실리콘으로 전환된다. 이후에, 전면에 증착한 후, 에치백 공정을 수행하여, 상기 반도체기판(101)을 평탄화하여, 상기 고농도로 불순물이 주입된 단결정 실리콘 기판(101)으로부터 전기적으로 완전히 절연된 단결정 실리콘층(115)을 수득한다. 다음에, 상기 단결정 실리콘층(115)에 MOS트랜지스터, 바이폴라 트랜지스터, 다이오드 등과 같은 소정의 소자를 형성한다.
실시예 2
제11도 및 제12도는 본 발명의 다른 실시예를 나타내기 위한 개략도이다.
제11도를 참조하면, 저농도로 불순물이 주입된 단결정 실리콘 기판(201)의 표면부위에 고농도의 불순물을 주입하여 고농도의 불순물이 주입된 실리콘층(203)을 형성하거나, 고농도의 불순물이 주입된 에피텍시얼층(103)을 형성한다. 다음에, 상기 고농도로 불순물이 주입된 실리콘 층(203) 또는 고농도의 불순물이 주입된 에피텍시얼층(203)상에 저농도의 불순물이 주입된 에피텍시얼층(205)을 형성하고, 상기 저농도의 불순물이 주입된 에피텍시얼층(205)상에 레지스트층(도시안됨)을 형성하고, 통상의 포토리토그래피 공정에 의해 레지스트 패턴을 형성하여 상기 저농도의 불순물이 주입된 에피텍시얼층(205)을 선택적으로 노출시키고, 반응성 이온 식각과 같은 이방성 에칭방법에 이해 상기 노출된 저농도의 불순물이 주입된 에피텍시얼층(205)을 제거하여 개구부(207)를 형성한 후, 상기 레지스트를 제거한다. 다음에 결과물의 전면에, 열 산화법에 의해 얇은 패드 산화막(209)을 형성한다.
제12도를 참조하면, 상기 실시예1에서와 동일한 방법으로 양극 산화공정을 수행하여 상기 고농도로 불순물이 주입된 실리콘층(203) 또는 고농도의 불순물이 주입된 에피텍시얼층(203)을 다공질 영역(211)으로 선택적으로 전환시킨다.
다음에, 실시예 1에서와 동일하게 후속 공정을 수행하여, 본 발명의 반도체 웨이퍼를 수득한다.
종래의 방법에 의하면, 실리콘 기판을 에피텍시얼 공정시에 씨드로서 사용하여 그 상부에 적층된 비정형 실리콘이나 폴리 실리콘을 단결정 실리콘으로 전환시키기 때문에, 실리콘 기판과의 경계 부분에, SOI구조를 형성할 수 없으며, 포토 리토그래피 공정이나 에칭 등과 같은 반도체 장치의 제조 공정과는 분리되지 않는다. 그렇지만, 본 발명의 방법에 의하면, 단결정 실리콘으로 형성된 부분을 제2의 단결정 실리콘을 형성하기 위한 씨드로서 사용할 수 있으므로, 포토리토그래피 공정, 에칭공정, CVD공정, 확산 공정이나 이온주입공정과 같은 반도체 제조 공정과는 분리하여 SOI구조의 반도체 웨이퍼를 제조할 수 있다. 따라서, 누설 전류와 같은 전기적 특성에 악영향을 미치는 문제점을 사전에 방지할 수 있다.

Claims (10)

  1. 반도체 기판상에 에피텍시얼층을 적층하고, 상기 반도체 기판을 노출시키는 개구부를 상기 에피텍시얼층에 형성하는 공정 ; 결과물의 전면에 얇은 패드 산화막을 형성하는 공정 ; 상기 반도체 기판의 상부를 다공질화 하여, 상기 반도체 기판의 상부에 다공질층을 형성하는 공정 ; 상기 다공질층을 산화시켜 절연 물질층을 형성하고 상기 패드 산화막을 제거하는 공정 ; 및 결과물의 전면에 실리콘층을 적층한 후, 상기 실리콘층을 단결정화하는 공정으로 구성된 반도체 웨이퍼의 제조 방법.
  2. 제1항에 있어서, 상기 반도체 기판은 고농도로 불순물이 도핑되어 있음을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  3. 제1항에 있어서, 상기 에피텍시얼층은 저농도의 불순물로 도핑되어 있음을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  4. 제1항에 있어서, 상기 실리콘층은 비정질 실리콘 또는 폴리 실리콘으로 구성된 것임을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  5. 제1항에 있어서, 상기 다공질층을 산화하는 공정은 양극 산화 방법에 의해 수행함을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  6. 제1항에 있어서, 상기 실리콘층을 단결정화하는 공정은 래터럴 고상 에피텍시 방법 또는 재결정화방법에 의해 수행함을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  7. 제6항에 있어서, 상기 래터럴 고상 에피텍시 방법의 수행시에 제1씨드로서 상기 반도체 기판을 이용하고 제2씨드로서는 상기 단결정화된 에피텍시얼층의 일부를 사용함을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  8. 제1항에 있어서, 상기 단결정화 공정 후, 상기 단결정화된 단결정 에피텍시얼층을 평탄화하는 공정을 더 포함함을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  9. 반도체 기판상에 제1 및 제2에피텍시얼층을 적층하고, 상기 제2에피텍시얼층을 노출시키는 개구부를 상기 제2에피텍시얼층에 형성하는 공정 ; 결과물의 전면에 얇은 패드 산화막을 형성하는 공정 ; 상기 제1에피텍시얼층을 다공질화 하여, 상기 반도체 기판의 상부에 다공질층을 형성하는 공정 ; 상기 다공질층을 산화시켜 절연 물질층을 형성하고 상기 패드 산화막을 제거하는 공정 ; 및 결과물의 전면에 실리콘층을 적층한 후, 상기 실리콘층을 단결정화하는 공정으로 구성된 반도체 웨이퍼의 제조 방법.
  10. 제9항에 있어서, 상기 반도체 기판 및 제2에피텍시얼층은 저농도로 불순물이 도핑되어 있고, 상기 제1에피텍시얼층은 고농도로 불순물이 도핑되어 있음을 특징으로 반도체 웨이퍼의 제조 방법.
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