KR100491272B1 - 소이 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 전기 화학적 반응을 이용한 SOI 기판의 제조 방법에 관한 것으로, 반도체 기판상에 소정의 불순물 이온을 주입하여 상기 반도체 기판내에 고농도 불순물 영역을 형성하는 공정과, 상기 반도체 기판상에 에피택셜층과 제 1 및 제 2 마스크층을 순차적으로 형성하는 공정과, 상기 제 2 마스크층상에 엑티브 소자 형성 영역과 소자격리영역을 정의하여 상기 소자격리영역의 상기 고농도 불순물 영역이 노출되도록 상기 제 1 및 제 2 마스크층과 그 하부의 에피택셜층을 식각 하는 공정과, 상기 고농도 불순물 영역이 전기 화학적 반응을 통해 다공성 고농도 불순물 영역이 되도록 하는 공정과, 상기 제 2 마스크층을 제거하는 공정과, 상기 다공성 고농도 불순물 영역의 반도체 기판을 산화시켜 제 1 산화막을 형성하는 공정과, 상기 소자격리영역을 폴리실리콘막으로 채우는 공정과, 상기 제 1 마스크층을 식각정지막으로 하여 상기 폴리실리콘막을 평탄화 시키는 공정과, 상기 폴리실리콘막 상에 제 2 산화막을 형성하는 공정과, 상기 제 2 산화막과 제 1 마스크층을 제거하는 공정을 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 전기 화학적 반응을 사용하여 SOI 기판의 절연막이 상부 실리콘막 하부에 선택적으로 형성되도록 함으로써 절연막과 상부 실리콘막 간의 계면을 안정화시킬 수 있고, 상부 실리콘막을 에피택시로 형성함으로써 손상이 없고 균일한 농도 및 두께를 갖는 엑티브 소자 영역을 형성할 수 있다.
Description
본 발명은 SOI(Silicon On Insulator) 기판의 제조 방법에 관한 것으로, 좀 더 구체적으로는 바이폴라 트랜지스터 및 모오스 트랜지스터, 그리고 BiCMOS 등에 사용되는 SOI 기판의 절연막을 불순물 이온주입과 HF 양극 반응을 사용하여 형성함으로써 절연막과 상부 실리콘막(top silicon layer)이 안정된 계면을 갖도록 하고, 상부 실리콘막을 에피택시(epitaxy)로 형성함으로써 손상없이 균일한 농도 및 두께를 갖는 엑티브(active) 소자 영역이 형성되도록 하는 SOI 기판의 제조 방법에 관한 것이다.
도 1A 내지 도 1B는 종래의 실시예에 따른 SOI 기판의 제조 방법을 순차적으로 나타낸 공정도이다.
도 1A를 참조하면, 종래의 SOI 기판의 제조 방법은 반도체 기판(10)상에 산소 이온(oxygen ion)(12)을 주입(implantation)한 후 열처리 공정을 수행한다. 그러면, 도 1B에 도시된 바와 같이, 상기 반도체 기판(10)의 상부 표면으로부터 소정 깊이의 반도체 기판(10)내에 SOI 절연막인 산화막(14)을 갖는 SIMOX(Separation by IMplanted OXygen) SOI 기판이 형성된다. 이 때, 상기 산화막(14) 상의 얇은 반도체 기판(10)은 엑티브 소자 등이 형성되는 상부 실리콘막이 된다.
그러나, 상술한 바와 같은 종래 SIMOX SOI 기판의 제조 방법은, 상기 열처리 후에도 상기 산소 이온(12) 주입에 따른 반도체 기판(10) 손상(damage)이 회복되지 않고 남게 되어, 이로 인한 결함(defect)이 생기는 문제점이 발생된다. 다시 말해, 고농도 및 고에너지로 주입되는 산소 이온(12)으로 인해 상기 반도체 기판(10)의 실리콘 격자(lattice)가 손상을 받게 되고, 상기 손상된 실리콘 격자는 상기 열처리 공정 후 단결정 구조로 완전히 회복되지 못하고 결함을 남기게 된다.
도 2A 내지 도 2B는 종래의 다른 실시예에 따른 SOI 기판의 제조 방법을 순차적으로 나타낸 공정도이다.
도 2A를 참조하면, 종래의 SOI 기판의 제조 방법은 먼저, 반도체 기판(20)상에 산화막(22)을 형성한다. 그리고, 상기 산화막(22)상에 실리콘 기판을 직접 결합시키고, 그 상부 표면을 연마(polishing)하면 도 2B에 도시된 바와 같이, SDB(Si Direct Bonding) SOI 기판이 형성된다.
그러나, 상술한 바와 같은 SDB SOI 기판의 제조 방법은, 실리콘 기판을 연마하여 원하는 두께의 상부 실리콘막(24)이 형성되도록 하므로, 상기 상부 실리콘막(24)의 두께 조절이 용이하지 못한 문제점을 갖는다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 불순물 이온주입 및 전기 화학적 반응(Electro Chemical Reaction)을 통해 절연막을 형성함으로써 절연막과 상부 실리콘막간의 안정된 계면을 확보할 수 있고, 에피택시 공정을 통해 손상이 없고 균일한 농도 및 두께를 갖는 상부 실리콘막을 형성할 수 있는 SOI 기판의 제조 방법을 제공함에 그 목적이 있다.
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, SOI 기판의 형성 방법은, 반도체 기판상에 소정의 불순물 이온을 주입하여 상기 반도체 기판내에 고농도 불순물 영역을 형성하는 공정과; 상기 반도체 기판상에 에피택셜층과 제 1 및 제 2 마스크층을 순차적으로 형성하는 공정과; 상기 제 2 마스크층상에 엑티브 소자 형성 영역과 소자격리영역을 정의하여 상기 소자격리영역의 상기 고농도 불순물 영역이 노출되도록 상기 제 1 및 제 2 마스크층과 그 하부의 에피택셜층을 식각 하는 공정과; 상기 고농도 불순물 영역이 전기 화학적 반응을 통해 다공성 고농도 불순물 영역이 되도록 하는 공정과; 상기 제 2 마스크층을 제거하는 공정과; 상기 다공성 고농도 불순물 영역의 반도체 기판을 산화시켜 제 1 산화막을 형성하는 공정과; 상기 소자격리영역을 폴리실리콘막으로 채우는 공정과; 상기 제 1 마스크층을 식각정지막으로 하여 상기 폴리실리콘막을 평탄화 시키는 공정과; 상기 폴리실리콘막 상에 제 2 산화막을 형성하는 공정과; 상기 제 2 산화막과 제 1 마스크층을 제거하는 공정을 포함하고, 상기 제 2 산화막의 형성으로 상기 폴리실리콘막의 표면이 상기 엑티브 소자 형성 영역의 에피택셜층의 표면과 나란하게 된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 마스크층은, 얇은 산화막과 질화막이 순차적으로 적층된 다층막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 마스크층은, 포토레지스트막과 폴리마이드 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 전기 화학적 반응은, HF 양극 반응이다.
이 방법의 바람직한 실시예에 있어서, 상기 다공성 고농도 불순물 영역의 산화 속도는, 상기 다공성 고농도 불순물 영역 하부의 반도체 기판 및 상기 에피택셜층, 그리고 상기 제 1 마스크층의 산화속도보다 상대적으로 더 빠르다.
이 방법의 바람직한 실시예에 있어서, 상기 폴리실리콘막은, 소자격리막으로 사용된다.
이 방법의 바람직한 실시예에 있어서, 상기 평탄화 공정은, CMP 공정이다.
(작용)
본 발명에 의한 SOI 기판의 제조 방법은 HF 양극 반응을 사용하여 절연막을 형성함으로써 절연막과 이 절연막상의 상부 실리콘막이 안정된 계면을 갖도록 하며, 상부 실리콘막을 에피택시로 형성함으로써 손상되지 않은 소자형성영역이 확보되도록 한다.
(실시예)
이하, 도 3A 내지 도 3H를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3A 내지 도 3H는 본 발명의 실시예에 따른 전기 화학적 반응을 이용한 SOI 기판의 제조 방법을 순차적으로 나타낸 공정도이다.
도 3A를 참조하면, 본 발명의 실시예에 따른 전기 화학적 반응을 이용한 SOI 기판의 제조 방법은 먼저, 반도체 기판(100)상에 고농도의 n형 불순물 이온(102)을 주입한 후 열처리하여 상기 고농도 n형 불순물 이온(102)을 활성화시킨다. 그러면, 상기 반도체 기판(100)내에 n+형 불순물 영역(104)이 형성된다.
이 때, 상기 n+형 불순물 영역(104)은 후속공정으로 수행되는 전기 화학적 반응 영역이 된다.
도 3B에 있어서, 상기 반도체 기판(100)상에 에피택셜층(106)과, 이 에피택셜층(106)상에 제 1 및 제 2 마스크층(110, 112)을 차례로 형성한다.
이 때, 상기 에피택셜층(106)은 SOI 기판의 상부 실리콘막으로서, 이 막상에 엑티브 소자가 형성된다.
상기 제 1 마스크층(110)은 얇은 산화막(107)과 질화막(108)이 적층된 다층막이고, 상기 제 2 마스크층(112)은 포토레지스트(photoresist)막과 폴리마이드(polymide) 중 어느 하나이다.
도 3C를 참조하면, 상기 제 2 마스크층(112)상에 엑티브 소자 형성 영역(a)과 소자격리영역(b)을 정의하여 상기 소자격리영역(b)의 상기 n+형 불순물 영역(104)이 노출되도록 상기 제 1 및 제 2 마스크층(110, 112)과 그 하부의 에피택셜층(106)을 식각 한다.
이어서, 상기 반도체 기판(100)을 Pt 전극(113)에 부착하여 HF 양극 반응을 위한 배스(bath)(114)에 디핑(dipping)시킨다. 그러면, 도 3D에 도시된 바와 같이, 상기 n+형 불순물 영역(104)이 전기 화학적 반응을 통해 모두 다공성(porous) n+형 불순물 영역(115)으로 변형된다.
다음, 도 3E에 있어서, 상기 제 2 마스크층(112)을 제거하고, 상기 다공성 n+형 불순물 영역(115)을 산화시킨다. 이 때, 상기 소자격리영역(b)을 통해 상기 다공성 n+형 불순물 영역(115)에 산소가 공급되어 SOI 기판의 절연막인 산화막(116)이 형성된다. 상기 산화막(116)은 상기 에피택셜층(106)의 양측에도 얇게 형성된다.
상기 다공성 n+형 불순물 영역(115)은 상기 에피택셜층(106) 및 상기 제 1 마스크층(110)인 질화막(108), 그리고 상기 다공성 n+형 불순물 영역(115) 하부의 반도체 기판(100)에 비해 산화 속도가 매우 빠르므로 쉽게 산화막(116)으로 변화된다. 또한, 상기 소자격리영역(b)의 상기 다공성 n+형 불순물 영역(115)은 산소가 충분히 공급되어 상기 엑티브 소자 형성 영역(a)의 상기 다공성 n+형 불순물 영역(115)에 비해 상기 산화막(116)이 비교적 두껍게 형성된다.
도 3F를 참조하면, 상기 소자격리영역(b)을 폴리실리콘막(118) 등으로 채운다. 그리고, 상기 질화막(108)을 식각정지막(etch stop layer)으로 하여 상기 폴리실리콘막(118)을 CMP(Chemical Mechanical Polishing) 등으로 평탄화 시킨다.
이 때, 상기 폴리실리콘막(118)은 상기 소자격리영역(b)과 상기 엑티브 소자 형성 영역(a)의 단차를 줄이기 위해 사용되며 또한, 상기 폴리실리콘막(118)이 높은 저항을 갖기 때문에 소자를 격리시키는 역할을 하게 된다.
그리고, 도 3G에 있어서, 상기 폴리실리콘막(118) 상에 열산화막(120)을 형성한다.
이 때, 상기 열산화막(120)은 상기 엑티브 소자 형성 영역(a)의 에피택셜층(106)과 상기 소자격리영역(b)을 충전하여 형성된 폴리실리콘막(118)의 단차를 최소화하기 위해 형성된 것으로, 상기 폴리실리콘막(118)의 상부가 상기 에피택셜층(106)상의 얇은 산화막(107)과 질화막(108)의 두께만큼 소모된다.
마지막으로, 상기 열산화막(120)과, 상기 제 1 마스크층(110)인 얇은 산화막(107) 및 질화막(108)을 제거하면 도 3H에 도시된 바와 같이, 전기 화학적 반응을 이용한 SOI 기판이 형성된다.
상술한 바와 같은 제조 방법에 의해 형성된 SOI 기판은 바이폴라 트랜지스터 및 모오스 트랜지스터, 그리고 BiCMOS 등에 사용될 수 있다.
본 발명은 종래의 SOI 기판이 산소 이온주입에 따른 반도체 기판의 손상 및 이에 따라 결함이 생기는 문제점과, 절연막상의 단결정 실리콘막의 두께 조절이 어려운 문제점을 해결한 것으로서,
불순물 이온 주입 및 HF 양극 반응을 통해 SOI 기판의 절연막이 상부 실리콘막 하부에 선택적으로 형성되도록 함으로써 절연막과 상부 실리콘막 간의 계면을 안정화시킬 수 있고, 상부 실리콘막을 에피택시로 형성함으로써 손상이 없고 균일한 농도 및 두께를 갖는 엑티브 소자 영역을 형성할 수 있는 효과가 있다.
도 1A 내지 도 1B는 종래의 실시예에 따른 SOI 기판의 제조 방법을 순차적으로 나타낸 공정도;
도 2A 내지 도 2B는 종래의 다른 실시예에 따른 SOI 기판의 제조 방법을 순차적으로 나타낸 공정도;
도 3A 내지 도 3H는 본 발명의 실시예에 따른 전기 화학적 반응을 이용한 SOI 기판의 제조 방법을 순차적으로 나타낸 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10, 20, 100 : 반도체 기판 12 : 산소 이온
14, 22, 116, 120 : 산화막 24 : 상부 실리콘막
102 : 고농도 n형 불순물 이온 104 : n+형 불순물 영역
106 : 에피택셜층 110 : 제 1 마스크층
112 : 제 2 마스크층 114 : HF 양극 반응 배스
115 : 다공성 n+형 불순물 영역 118 : 폴리실리콘막
Claims (7)
- 반도체 기판(100)상에 소정의 불순물 이온(102)을 주입하여 상기 반도체 기판(100)내에 고농도 불순물 영역(104)을 형성하는 공정과;상기 반도체 기판(100)상에 에피택셜층(106)과 제 1 및 제 2 마스크층(110, 112)을 순차적으로 형성하는 공정과;상기 제 2 마스크층(112)상에 엑티브 소자 형성 영역(a)과 소자격리영역(b)을 정의하여 상기 소자격리영역(b)의 상기 고농도 불순물 영역(104)이 노출되도록 상기 제 1 및 제 2 마스크층(110, 112)과 그 하부의 에피택셜층(106)을 식각 하는 공정과;상기 고농도 불순물 영역(104)이 전기 화학적 반응을 통해 다공성 고농도 불순물 영역(115)이 되도록 하는 공정과;상기 제 2 마스크층(112)을 제거하는 공정과;상기 다공성 고농도 불순물 영역(115)의 반도체 기판(100)을 산화시켜 제 1 산화막(116)을 형성하는 공정과;상기 소자격리영역(b)을 폴리실리콘막(118)으로 채우는 공정과;상기 제 1 마스크층(110)을 식각정지막으로 하여 상기 폴리실리콘막(118)을 평탄화 시키는 공정과;상기 폴리실리콘막(118)상에 제 2 산화막(120)을 형성하는 공정과;상기 제 2 산화막(120)과 제 1 마스크층(110)을 제거하는 공정을 포함하고,상기 제 2 산화막(120)의 형성으로 상기 폴리실리콘막(118)의 표면이 상기 엑티브 소자 형성 영역(a)의 에피택셜층(106)의 표면과 나란하게 되는 SOI 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 마스크층(110)은, 얇은 산화막(107)과 질화막(108)이 순차적으로 적층된 다층막인 SOI 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 2 마스크층(112)은, 포토레지스트막과 폴리마이드 중 어느 하나인 SOI 기판의 제조 방법.
- 제 1 항에 있어서,상기 전기 화학적 반응은, HF 양극 반응인 SOI 기판의 제조 방법.
- 제 1 항에 있어서,상기 다공성 고농도 불순물 영역(115)의 산화 속도는, 상기 다공성 고농도 불순물 영역(115) 하부의 반도체 기판(100) 및 상기 에피택셜층(106), 그리고 상기 제 1 마스크층(110)의 산화속도보다 상대적으로 더 빠른 SOI 기판의 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘막(118)은, 소자격리막으로 사용되는 SOI 기판의 제조 방법.
- 제 1 항에 있어서,상기 평탄화 공정은, CMP 공정인 SOI 기판의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019970033352A KR100491272B1 (ko) | 1997-07-16 | 1997-07-16 | 소이 기판의 제조 방법 |
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Citations (5)
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|---|---|---|---|---|
| KR930024086A (ko) * | 1992-05-15 | 1993-12-21 | 마즈코 겐나지 | 고에너지에서 이온 주입후 열처리를 통하여 제조된 깊고 얇은 산화물층을 갖는 에스오아이(soi) 구조물 |
| KR960002473Y1 (ko) * | 1993-07-16 | 1996-03-25 | 이원형 | 건축공사용 족답기구 |
| EP0779650A2 (en) * | 1995-12-12 | 1997-06-18 | Canon Kabushiki Kaisha | Fabrication process of SOI substrate |
| JPH09162090A (ja) * | 1995-10-06 | 1997-06-20 | Canon Inc | 半導体基体とその製造方法 |
| US5646053A (en) * | 1995-12-20 | 1997-07-08 | International Business Machines Corporation | Method and structure for front-side gettering of silicon-on-insulator substrates |
-
1997
- 1997-07-16 KR KR1019970033352A patent/KR100491272B1/ko not_active IP Right Cessation
Patent Citations (5)
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|---|---|
| KR19990010549A (ko) | 1999-02-18 |
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