KR100262664B1 - 듀얼 게이트 소자 제조방법 - Google Patents
듀얼 게이트 소자 제조방법 Download PDFInfo
- Publication number
- KR100262664B1 KR100262664B1 KR1019970077853A KR19970077853A KR100262664B1 KR 100262664 B1 KR100262664 B1 KR 100262664B1 KR 1019970077853 A KR1019970077853 A KR 1019970077853A KR 19970077853 A KR19970077853 A KR 19970077853A KR 100262664 B1 KR100262664 B1 KR 100262664B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate
- ion implantation
- impurity ion
- gate electrode
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 230000009977 dual effect Effects 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 19
- 229910052710 silicon Inorganic materials 0.000 abstract description 19
- 239000010703 silicon Substances 0.000 abstract description 19
- 238000002347 injection Methods 0.000 abstract 3
- 239000007924 injection Substances 0.000 abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000000126 substance Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 반도체 제조 분야에 관한 것으로, 특히 SOI 소자 중 상부 및 하부 게이트를 가지는 듀얼 게이트 구조의 소자 제조방법에 관한 것이다. 본 발명은 단순한 공정을 사용하여, 하부 게이트와 상부 게이트의 오정렬 발생을 방지하는 듀얼 게이트 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 반도체 기판에 희생막을 증착하고, 게이트 전극이 형성될 영역을 오픈시키는 포토레지스트 패턴을 사용하여 희생막을 패터닝하여 하부 게이트가 상감(象嵌)될 영역을 형성하는 동시에 같은 포토레지스트 패턴을 사용하여 불순물 이온주입을 실시함으로써 반도체 기판 내에 상부 게이트가 상감될 영역을 정의함으로써 하부 게이트와 상부 게이트의 오정렬을 방지한다. 이후, 웨이퍼 본딩 기술 및 화학적·기계적 연마 기술을 이용하여 듀얼 게이트 소자를 제조한다.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 SOI(Silicon On Insulator) 소자 중 상부 및 하부 게이트를 가지는 듀얼 게이트(dual gate) 구조의 소자 제조방법에 관한 것이다.
SOI 소자의 채널 영역 하부에 또 하나의 게이트를 형성하여 소자 구동시 상부 게이트와 함께 하부 게이트에도 전압을 가하여 동작시킴으로써 포화 전류 특성, 부임계 경사(subthreshold slope) 특성 등의 반도체 소자 특성을 개선시킬 수 있다는 사실이 알려져 있다.
이하, 첨부된 도면을 참조하여 종래기술을 설명한다.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 듀얼 게이트 소자 제조 공정을 도시한 것이다.
그 공정은 우선, 도 1a에 도시된 바와 같이 준비된 실리콘 기판(10)의 하부 게이트 형성 영역을 트렌치 식각한다.
다음으로, 도 1b에 도시된 바와 같이 전체구조 상부에 산화막(11)을 성장시키고, 트렌치 내에 폴리실리콘막을 매립시켜 하부 게이트 전극(12)을 형성한 다음, 전체구조 상부에 하부 게이트 산화막(13)을 성장시킨다.
이어서, 도 1c에 도시된 바와 같이 전체구조 상부에 에피택시 성장 방식으로 실리콘막(14)을 형성한다. 이때, 실리콘막(14)은 채널 영역 형성을 위하여 P형으로 성장시킨다.
계속하여, 도 1d에 도시된 바와 같이 통상적인 방식을 사용하여 실리콘막(14) 상부에 상부 게이트 산화막(15) 및 상부 게이트 전극(16)을 형성하고, N+이온주입을 실시하여 소오스/드레인(17)을 형성한다.
상술한 바와 같이 진행되는 종래의 듀얼 게이트 소자 제조 공정은 하부 게이트 형성후, 공정이 까다로운 에피택시 성장 방식을 사용하여 채널 형성용 실리콘막을 형성해야 하는 공정 상의 단점을 가지고 있으며, 하부 게이트와 상부 게이트를 각각 따로 형성하기 때문에 상부 게이트 형성시 하부 게이트와 오정렬이 발생할 우려가 있다.
본 발명은 단순한 공정을 사용하여, 하부 게이트와 상부 게이트의 오정렬 발생을 방지하는 듀얼 게이트 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 듀얼 게이트 소자 제조 공정도.
도 2a 내지 도 2j는 본 발명의 일실시예에 따른 듀얼 게이트 소자 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 제1 실리콘 기판 21 : 질화막
22 : 포토레지스트 패턴 23, 26 : 산화막
24 : 하부 게이트 산화막 25, 29 : 폴리실리콘막
27 : 제2 실리콘 기판 28 : 상부 게이트 산화막
30 : 소오스/드레인
본 발명은 반도체 기판에 희생막을 증착하고, 게이트 전극이 형성될 영역을 오픈시키는 포토레지스트 패턴을 사용하여 희생막을 패터닝하여 하부 게이트가 상감(象嵌)될 영역을 형성하는 동시에 같은 포토레지스트 패턴을 사용하여 불순물 이온주입을 실시함으로써 반도체 기판 내에 상부 게이트가 상감될 영역을 정의함으로써 하부 게이트와 상부 게이트의 오정렬을 방지한다. 이후, 웨이퍼 본딩 기술 및 화학적·기계적 연마(CMP) 기술을 이용하여 듀얼 게이트 소자를 제조한다.
상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 듀얼 게이트 소자 제조방법은 제1 반도체 기판 일측 상부에 희생막을 형성하는 제1 단계; 게이트 형성 영역의 상기 희생막을 선택 식각하는 제2 단계; 상기 제2 단계 수행후 노출된 상기 제1 반도체 기판의 내부에 불순물 이온주입 영역을 형성하는 제3 단계; 노출된 상기 제1 반도체 기판 상에 제1 게이트 절연막을 형성하는 제4 단계; 전체구조 상부에 제1 게이트 전극용 전도막을 형성하는 제5 단계; 상기 희생막이 노출되도록 상기 제1 게이트 전극용 전도막을 에치백하는 제6 단계; 상기 희생막을 제거하는 제7 단계; 전체구조 상부에 평탄화된 절연막을 형성하는 제8 단계; 상기 제8 단계 수행후 제2 반도체 기판을 상기 절연막 상에 접착시키는 제9 단계; 상기 제1 웨이퍼의 타측 상부를 연마하여 상기 불순물 이온주입 영역을 노출시키는 제10 단계; 상기 불순물 이온주입 영역을 제거하는 제11 단계; 및 상기 제11 단계 수행후 형성된 요홈 내에 제2 게이트 절연막 및 제2 게이트 전극용 전도막을 차례로 매립시키는 제12 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 소개한다.
첨부된 도면 도 2a 내지 도 2j는 본 발명의 일실시예에 따른 듀얼 게이트 소자 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 2a에 도시된 바와 같이 준비된 제1 실리콘 기판(20) 상에 질화막(21)을 증착하고, 그 상부에 상부 게이트 전극 형성 영역이 오픈된 포토레지스트 패턴(22)을 형성한다.
이어서, 도 2b에 도시된 바와 같이 포토레지스트 패턴(22)을 식각 마스크로 사용하여 질화막(21)을 선택 식각한다.
계속하여, 도 2c에 도시된 바와 같이 포토레지스트 패턴(22)을 이온주입 마스크로 사용하여 산소 이온주입을 실시함으로써 노출된 제1 실리콘 기판(20) 내부에 산화막(23)을 형성한다.
다음으로, 도 2d에 도시된 바와 같이 포토레지스트 패턴(22)을 제거하고, 노출된 제1 실리콘 기판(20) 상에 하부 게이트 산화막(24)을 성장시킨 다음, 전체구조 상부에 게이트 전극용 폴리실리콘막(25)을 증착한다.
계속하여, 도 2e에 도시된 바와 같이 폴리실리콘막(25)을 에치백하여 질화막(21)을 노출시킨다.
다음으로, 도 2f에 도시된 바와 같이 질화막(21)을 제거한다. 이때, 습식 식각 방식을 사용할 수 있다.
이어서, 도 2g에 도시된 바와 같이 전체구조 상부에 산화막(26)을 증착하고, 화학적·기계적 연마 등을 이용하여 평탄화를 이룬 다음, 그 상부에 제2 실리콘 기판(27)을 접착시킨다. 이때, 접착되는 제2 실리콘 기판은 이후의 채널 영역 형성을 고려하여 P형 기판으로 사용할 수 있다.
계속하여, 도 2h에 도시된 바와 같이 제1 실리콘 기판(20)이 상부에 위치하도록 한 다음, 제1 실리콘 기판(20)을 CMP 방식으로 연마하여 산화막(23)을 노출시킨다.
다음으로, 도 2i에 도시된 바와 같이 산화막(23)을 습식 제거한다.
계속하여, 도 2j에 도시된 바와 같이 전체구조 상부에 상부 게이트 산화막(28)을 성장시키고, 전체구조 상부에 게이트 전극용 폴리실리콘막(29)을 증착한 다음, 폴리실리콘막(29) 및 게이트 산화막(28)을 에치백하여 제1 실리콘 기판(20)을 노출시킴으로써 상부 게이트를 형성하고, N+이온주입을 실시하여 소오스/드레인(30)을 형성한다.
상술한 일실시예에서 사용된 절연막들은 본 발명의 기술적 사상이 허락하는 범위 내에서 다른 절연막으로 대체될 수 있으며, 폴리실리콘막 또는 다른 게이트 전극 물질로 대체할 수 있다. 그리고, 산소 이온주입을 대신하여 다른 불순물 이온주입을 실시함으로써 기판 내에 다른 물질 영역을 형성할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 하부 게이트 및 상부 게이트가 같은 마스크에 의해 정의되므로 오정렬이 발생할 우려가 없으며, 에피택시 성장과 같이 난이도가 높은 공정을 피할 수 있으므로 공정을 단순화하는 효과가 있다.
Claims (7)
- 제1 반도체 기판 일측 상부에 희생막을 형성하는 제1 단계;게이트 형성 영역의 상기 희생막을 선택 식각하는 제2 단계;상기 제2 단계 수행후 노출된 상기 제1 반도체 기판의 내부에 불순물 이온주입 영역을 형성하는 제3 단계;노출된 상기 제1 반도체 기판 상에 제1 게이트 절연막을 형성하는 제4 단계;전체구조 상부에 제1 게이트 전극용 전도막을 형성하는 제5 단계;상기 희생막이 노출되도록 상기 제1 게이트 전극용 전도막을 에치백하는 제6 단계;상기 희생막을 제거하는 제7 단계;전체구조 상부에 평탄화된 절연막을 형성하는 제8 단계;상기 제8 단계 수행후 제2 반도체 기판을 상기 절연막 상에 접착시키는 제9 단계;상기 제1 웨이퍼의 타측 상부를 연마하여 상기 불순물 이온주입 영역을 노출시키는 제10 단계;상기 불순물 이온주입 영역을 제거하는 제11 단계; 및상기 제11 단계 수행후 형성된 요홈 내에 제2 게이트 절연막 및 제2 게이트 전극용 전도막을 차례로 매립시키는 제12 단계를 포함하여 이루어진 듀얼 게이트 소자 제조방법.
- 제 1 항에 있어서,상기 불순물 이온주입 영역이 산소 이온주입을 통해 형성되는 듀얼 게이트 소자 제조방법.
- 제 1 항에 있어서,상기 희생막이 질화막인 듀얼 게이트 소자 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막이 산화막인 듀얼 게이트 소자 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 제7 단계에서 상기 희생막의 제거가 습식 식각 방식을 사용하여 이루어진 듀얼 게이트 소자 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제11 단계에서상기 불순물 이온주입 영역의 제거가 습식 식각 방식을 사용하여 이루어진 듀얼 게이트 소자 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 및 제2 게이트 전극용 전도막이 폴리실리콘막을 포함하여 이루어진 듀얼 게이트 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077853A KR100262664B1 (ko) | 1997-12-30 | 1997-12-30 | 듀얼 게이트 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077853A KR100262664B1 (ko) | 1997-12-30 | 1997-12-30 | 듀얼 게이트 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990057774A KR19990057774A (ko) | 1999-07-15 |
| KR100262664B1 true KR100262664B1 (ko) | 2000-09-01 |
Family
ID=19529675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077853A KR100262664B1 (ko) | 1997-12-30 | 1997-12-30 | 듀얼 게이트 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100262664B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910814B1 (ko) * | 2007-11-16 | 2009-08-04 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
-
1997
- 1997-12-30 KR KR1019970077853A patent/KR100262664B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990057774A (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6611023B1 (en) | Field effect transistor with self alligned double gate and method of forming same | |
| KR100400325B1 (ko) | 수직형 트랜지스터 및 그 제조 방법 | |
| KR20050013248A (ko) | 변형된 디바이스 막을 구비한 실리콘-온-절연체 디바이스및 절연 산화물을 부분적으로 대체하여 상기 디바이스를생성하는 방법 | |
| KR0143713B1 (ko) | 트랜지스터 및 그 제조 방법 | |
| US5597738A (en) | Method for forming isolated CMOS structures on SOI structures | |
| WO2005109509A1 (en) | Fabrication of active areas of different natures directly onto an insulator: application to the single or double gate mos transistor | |
| KR100351894B1 (ko) | 싱글 일렉트론 트랜지스터 제조방법 | |
| KR100319615B1 (ko) | 반도체 장치에서의 소자격리방법 | |
| KR100262664B1 (ko) | 듀얼 게이트 소자 제조방법 | |
| KR100259593B1 (ko) | 반도체장치의 제조 방법 | |
| KR19990002942A (ko) | 에스오 아이(soi) 소자의 제조방법 | |
| KR100263475B1 (ko) | 반도체 소자의 구조 및 제조 방법 | |
| US7105421B1 (en) | Silicon on insulator field effect transistor with heterojunction gate | |
| KR100273250B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100281890B1 (ko) | 실리콘-온-인슐레이터 소자의 제조방법 및 그 구조 | |
| KR20010001206A (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| KR20020002060A (ko) | 더블 게이트를 갖는 에스오아이 소자의 제조방법 | |
| JPH05129335A (ja) | 縦型トランジスタの製造方法 | |
| KR100356793B1 (ko) | 비씨-에스오아이 소자의 제조방법 | |
| KR930010726B1 (ko) | 반도체 장치의 소자분리방법 | |
| KR100239419B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100344839B1 (ko) | 고전압 소자 및 그의 제조방법 | |
| KR100223932B1 (ko) | 반도체 장치의 격리영역 형성방법 | |
| KR100259083B1 (ko) | 반도체소자 및 이의 제조방법 | |
| KR0132507B1 (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080425 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |