KR100344839B1 - 고전압 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 공정 제어의 용이성 및 집적도를 향상시키는데 적합한 고전압 소자 및 그의 제조방법에 관한 것으로서, 제 1 기판의 제 1 면에 소정깊이로 형성되는 제 1 트랜치와, 상기 제 1 트랜치의 표면에 형성되는 제 1 절연막과, 상기 제 1 트랜치 내에 형성되는 제 1 갭필막과, 상기 제 1 기판의 제 1 면에 부착되는 SOI 구조의 제 2 기판과, 상기 제 1 기판의 제 1 면의 반대편 면인 제 2 면에서 제 1 깊이로 형성되는 웰 영역과, 상기 웰 영역이 형성된 상기 제 1 기판에 상기 제 1 깊이보다 작은 제 2 깊이로 형성되는 드리프트 영역과, 상기 제 1 기판의 제 2 면에서 상기 제 1 절연막의 상부가 노출되도록 상기 제 1 기판을 식각하여 형성되는 제 2 트랜치와, 상기 제 2 트랜치의 표면에 형성되는 제 2 절연막과, 상기 제 2 트랜치 내부에 형성되는 제 2 갭필막과, 상기 제 2 트랜치가 형성되지 않은 상기 제 1 기판의 제 1 면상에 형성되는 제 3 절연막과, 상기 제 2 갭필막의 상부에 형성되는 소자 격리막을 포함하여 구성한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 공정 제어의 용이성 및 소자의 집적도를 향상시키는데 적합한 고전압 소자 및 그의 제조방법에 관한 것이다.
일반적으로 고전력 집적회로(IC)의 제작시에 고전압 소자간 격리를 위하여 딥 트랜치 아이솔레이션(Deep Trench Isolation) 제조방법을 사용하고 있다.
그러나, 트랜치의 깊이가 깊을수록 트랜치 공정의 제어(Control)가 어렵고, 트랜치의 형성 면적이 넓어져야 하는 단점을 가지고 있다.
이하, 첨부된 도면을 참조하여 종래의 고전압 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1k는 종래 기술에 따른 고전압 소자의 제조공정 단면도이다.
종래의 고전 소자는 도 1k에 도시된 바와 같이, 핸들 웨이퍼(11)와, 상기 핸들 웨이퍼(11)의 앞/뒷면에 형성되는 SOI용 절연막(12)과, 상기 절연막(12)상에 형성되는 액티브 웨이퍼(13)와, 상기 액티브 웨이퍼(13)에 소정 깊이로 형성되는 웰 영역(15)과, 상기 웰 영역(15)이 형성된 상기 액티브 웨이퍼(13)의 일영역에 형성되는 드리프트 영역(17)과, 상기 절연막(12)이 노출되도록 상기 액티브 웨이퍼(13)를 식각하여 형성되는 트랜치(21)와, 상기 트랜치(21)가 형성되지 않은 상기 액티브 웨이퍼(13)상에 형성되는 제 2 산화막(18)과, 상기 트랜치(21)의 내부의 상기 액티브 웨이퍼(13)의 측면에 형성되는 제 3 산화막(22)과, 상기 트랜치(21) 내부의 표면을 따라서 형성되는 제 2 HLD막(23)과, 상기 트랜치(21)가 채워지도록 상기 트랜치(21) 내부에 형성되는 갭필막(24a)과, 상기 갭필막(24a) 상부에 형성되는 필드산화막(25)으로 구성된다.
상기한 종래의 고전압 소자의 제조방법을 설명하면 다음과 같다.
도 1a에 도시된 바와 같이, 핸들 웨이퍼(11)의 표면에 SOI(Silicon on Insulator)용 절연막(12)을 형성한다. 여기서 상기 절연막(12)은 고전압 소자 구동시 수직으로의 디플레이션(Depletion)을 제거함으로써 고전압 소자 구현에 필수적이다.
상기 절연막(12)은 핸들 웨이퍼(11)의 앞/뒷면에 형성된다.
그리고, 도 1b에 도시된 바와 같이 상기 앞/뒷면에 절연막(12)이 형성된 핸들 웨이퍼(11)에 액티브(Active) 웨이퍼(13)를 부착하고, 상기 액티브 웨이퍼(13)에서 고전압 소자 구현에 필요한 두께 외의 부분을 그라인딩(Granding) 및 폴리싱(Polishing)하여 제거한다.
그리고, 도 1c에 도시된 바와 같이 상기 액티브 웨이퍼(13)상에 제 1 산화막(14)을 형성하고, 포토 및 식각 공정을 통하여 상기 액티브 웨이퍼(13)의 일부분이 노출되도록 상기 제 1 산화막(14)을 선택적으로 제거하여 웰 형성영역을 정의한다.
이어, 상기 선택적으로 제거된 제 1 산화막(14)을 마스크로 이용하여 상기 노출된 액티브 웨이퍼(13)에 p형 또는 n형의 불순물 이온을 주입 및 확산을 실시하여 소정깊이를 갖는 웰 영역(15)을 형성한다.
그리고, 도 1d에 도시된 바와 같이 상기 제 1 산화막(14)을 제거하고 드리프트 영역을 형성하기 위한 마스크 패턴(16)을 형성한다.
이후, 상기 마스크 패턴(16)을 이용하여 p형 또는 n형 도전형의 이온주입 및 확산을 통해 드리프트 영역(17)을 형성하고, 상기 마스크 패턴(16)을 제거한다.
그리고, 도 1e에 도시된 바와 같이 상기 액티브 웨이퍼(13)상에 트랜치 격리를 형성하기 위해 제 2 산화막(18)을 성장시키고, 상기 제 2 산화막(18)상에 질화막(19) 및 제 1 HLD막(20)을 차례로 증착한다.
이어, 도 1f에 도시된 바와 같이 포토 및 식각 공정으로 상기 액티브 웨이퍼(13)가 노출되도록 상기 제 1 HLD막(20), 질화막(19), 제 2 산화막(18)을 선택적으로 제거하여 트랜치(Trench) 영역을 정의한다.
그리고, 도 1g에 도시된 바와 같이 상기 선택적으로 제거된 제 1 HLD막(20)을 마스크로 이용한 건식각(dry-etch)으로 노출된 액티브 웨이퍼(13)를 선택적으로 제거하여 소정깊이를 갖는 트랜치(21)를 형성한다.
여기에서 상기 트랜치(21)의 깊이는 절연막(12)의 표면이 노출되도록 형성한다.
이어, 도 1h에 도시된 바와 같이 상기 제 1 HLD막(20)을 건식 또는 습식 식각으로 제거하고, 상기 트랜치(21)가 형성된 상기 액티브 웨이퍼(13)의 측면에 제 3 산화막(22)을 형성한다.
이어, 상기 트랜치(21) 및 상기 질화막(19)의 표면을 따라서 제 2 HLD막(23)을 증착하고 상기 트랜치(21)를 포함한 전면에 폴리 실리콘막(24)을 증착한다.
그리고, 도 1i에 도시된 바와 같이 상기 트랜치(21) 내부에만 남도록 상기 폴리 실리콘막(24)을 에치백(Etch-back)하여 상기 트랜치(21) 내부에 갭필막(24a)을 형성한다.
이어, 도 1j에 도시된 바와 같이 상기 폴리 실리콘막(24)이 제거된 부분에 노출된 상기 제 2 HLD막(23)을 건식 또는 습식 식각으로 제거한다.
그리고, 도 1k에 도시된 바와 같이 상기 질화막(19) 및 제 2 산화막(18)을 마스크로 이용하여 LOCOS 공정을 실시하여 상기 트랜치(21)의 상부에 필드 산화막(25)을 형성하고, 상기 질화막(19)을 제거하여 종래 기술에 따른 고전압 소자를 완성한다.
그러나, 상기와 같은 종래의 고전압 소자 및 그의 제조방법은 다음과 같은 문제점이 있다.
첫째, 고전압 소자의 딥 아이솔레이션을 1회의 트랜치 건식각 공정으로 형성하므로써 트랜치 윗부분의 면적이 넓어져서 요구되는 칩 면적이 커지므로 소자를 집적화시키기 어렵다.
둘째, 1회의 식각 공정을 통하여 트랜치를 깊게 형성해야 하므로 트랜치 건식각 공정을 제어하기가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 공정 제어의 용이성 및 집적도를 향상시킬 수 있는 고전압 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1k는 종래의 고전압 소자의 제조공정 단면도
도 2a 내지 도 2j는 본 발명의 실시예에 따른 고전압 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호설명
31 : 액티브 웨이퍼 32 : 제 1 산화막
33 : 제 1 포토레지스트 34 : 제 1 트랜치
35 : 제 2 산화막 36 : 제 1 갭필막
37 : 핸들 웨이퍼 38 : 절연막
39 : 게이트 산화막 40 : 제 3 산화막
41 : 웰 영역 42 : 마스크막
43 : 드리프트 영역 44 : 제 2 트랜치
45 : HLD막 46 : BPSG막
46a : 제 2 갭필막 47 : 필드 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 고전압 소자는 제 1 기판의 제1 면에 소정깊이로 형성되는 제 1 트랜치와, 상기 제 1 트랜치의 표면에 형성되는 제 1 절연막과, 상기 제 1 트랜치 내에 형성되는 제 1 갭필막과, 상기 제 1 기판의 제 1 면에 부착되는 SOI 구조의 제 2 기판과, 상기 제 1 기판의 제 1 면의 반대편 면인 제 2 면에서 제 1 깊이로 형성되는 웰 영역과, 상기 웰 영역이 형성된 상기 제 1 기판에 상기 제 1 깊이보다 작은 제 2 깊이로 형성되는 드리프트 영역과, 상기 제 1 기판의 제 2 면에서 상기 제 1 절연막의 상부가 노출되도록 상기 제 1 기판을 식각하여 형성되는 제 2 트랜치와, 상기 제 2 트랜치의 표면에 형성되는 제 2 절연막과, 상기 제 2 트랜치 내부에 형성되는 제 2 갭필막과, 상기 제 2 트랜치가 형성되지 않은 상기 제 1 기판의 제 1 면상에 형성되는 제 3 절연막과, 상기 제 2 갭필막의 상부에 형성되는 소자 격리막을 포함하여 구성함을 특징으로 한다.
상기와 같이 구성되는 본 발명의 고전압 소자의 제조방법은 제 1 기판을 선택적으로 제거하여 상기 제 1 면으로부터 소정깊이를 갖는 제 1 트랜치를 형성하는 단계와, 상기 제 1 트랜치 내부 표면에 제 1 절연막을 형성하고, 상기 트랜치가 매립되도록 제 1 갭필막을 형성하는 단계와, 상기 제 1 기판의 제 1 면에 SOI 구조의 제 2 기판을 부착하는 단계와, 상기 제 1 기판의 상기 제 1 면에 반대편 면인 제 2 면상에 제 3 절연막을 형성하는 단계와, 상기 제 1 기판의 제 2 면에 제 1 깊이로 웰 영역을 형성하는 단계와, 상기 웰 영역으로 둘러싸인 상기 제 1 기판에 제 2 깊이로 드리프트 영역을 형성하는 단계와, 상기 제 1 절연막이 노출되도록 상기 제 3 절연막의 소정 영역과 그 하부의 제 1 기판을 식각하여 제 2 트랜치를 형성하는 단계와, 상기 제 2 트랜치를 포함한 제 1 기판의 전면에 제 2 절연막을 형성하는 단계와, 상기 제 2 트랜치가 매립되도록 제 2 갭필막을 형성하는 단계와, 상기 제 2 갭필막 상부에 소자 격리막을 형성하는 단계와, 상기 제 3 절연막상의 제 2 절연막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 고전압 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 고전압 소자의 제조공정 단면도이다.
본 발명의 고전압 소자는 도 2j에 도시된 바와 같이, 핸들 웨이퍼(37)와, 상기 핸들 웨이퍼(37)의 앞/뒷면에 형성되는 SOI용 절연막(38)과, 상기 절연막(38)상에 부착되는 액티브 웨이퍼(31)와, 상기 액티브 웨이퍼(31)에 소정 깊이로 형성되는 웰 영역(41)과, 상기 웰 영역(41)이 형성된 상기 액티브 웨이퍼(31)의 일영역에 형성되는 드리프트 영역(43)과, 상기 액티브 웨이퍼(31)와 상기 절연막(38)의 계면의 상기 액티브 웨이퍼(31)에 일정한 깊이로 형성되는 제 1 트랜치(34)와, 상기 제 1 트랜치(34)의 내부에 형성되는 제 1 갭필막(36)과, 상기 제 1 갭필막(36)과 액티브 웨이퍼(31)의 계면에 형성되는 제 2 산화막(35)과, 상기 제 2 산화막(35)의 상부 표면이 노출되도록 상기 액티브 웨이퍼(31)를 식각하여 형성되는 제 2 트랜치(44)와, 상기 제 2 트랜치(44)가 형성되지 않은 상기 액티브 웨이퍼(31)상에 형성되는 게이트 산화막(39)과, 상기 제 2 트랜치(44) 내부에 형성되는 제 2 갭필막(46a)과, 상기 액티브 웨이퍼(31)와 상기 제 2 갭필막(46a)의 계면에 형성되는 HLD막(45)과, 상기 제 2 갭필막(46a)의 상부 표면에 형성되는 필드 산화막(47)으로구성된다.
상기와 같이 구성되는 본 발명의 실시예에 따른 고전압 소자의 제조방법을 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이 액티브 웨이퍼(31)상에 제 1 산화막(32)을 형성하고 상기 제 1 산화막(32)상에 포토레지스트(33)를 도포한다.
이어, 노광 및 현상 공정으로 제 1 산화막(32)의 일영역이 노출되도록 상기 포토레지스트(33)를 패터닝한 후에 상기 패터닝된 포토레지스트(33)를 마스크로 이용한 건식각으로 상기 액티브 웨이퍼(31)를 소정깊이 제거하여 제 1 트랜치(34)를 형성하고, 상기 포토레지스트(33)를 제거한다.
그리고, 도 2b에 도시된 바와 같이 상기 제 1 트랜치(34) 내부의 상기 액티브 웨이퍼(31)의 표면에 제 2 산화막(35)을 성장시키고 상기 제 1 트랜치(34)를 포함한 액티브 웨이퍼(31)상의 전면에 제 3 산화막을 증착한다.
이후, CMP(Chemical Mechanical Polishing) 공정 내지 에치백(etch-back) 공정으로 상기 제 1 트랜치(34) 내부에만 남도록 상기 제 3 산화막을 선택적으로 제거하여 제 1 갭필막(36)을 형성한다.
이어, 핸들 웨이퍼(37)의 앞/뒷면에 SOI(Silicon on Insulator)용 절연막(38)을 형성한다.
그리고, 도 2c에 도시된 바와 같이 상기 앞/뒷면에 절연막(38)이 형성된 핸들 웨이퍼(37)상에 액티브(Active) 웨이퍼(31)를 부착하고, 상기 액티브 웨이퍼(31)를 고전압 소자 구현에 필요한 두께 외의 부분을 그라인딩(Granding) 및폴리싱(Polishing)하여 제거한다.
여기에서 상기 액티브 웨이퍼(31)는 상기 제 1 갭필막(36)이 상기 핸들 웨이퍼(37)의 앞면 또는 뒷면에 형성된 절연막(28)과 맞닿도록 상기 핸들 웨이퍼(1)에 부착한다.
그리고, 도 2d에 도시된 바와 같이 상기 액티브 웨이퍼(31)상에 게이트 산화막(39)과 제 3 산화막(40)을 차례로 형성하고, 포토 및 식각 공정으로 상기 게이트 산화막(39)의 일부분이 노출되도록 상기 제 3 산화막(40)을 선택적으로 제거한다.
이어, 상기 패터닝된 제 3 산화막(40)을 마스크로 이용하여 상기 액티브 웨이퍼(31)에 p형 또는 n형의 불순물 이온을 주입 및 확산을 실시하여 소정깊이를 갖는 웰 영역(41)을 형성하고, 상기 제 3 산화막(40)을 제거한다.
그리고, 도 2e에 도시된 바와 같이 상기 게이트 산화막(39)상에 드리프트 영역을 형성하기 위한 마스크 패턴(42)을 형성한 후, 상기 마스크 패턴(42)을 이용하여 p형 또는 n형 도전형의 이온주입 및 확산을 통해 드리프트 영역(43)을 형성하고, 상기 마스크 패턴(42)을 제거한다.
그리고, 도 2f에 도시된 바와 같이 상기 제 1 트랜치(34)의 형성시에 이용한 식각 마스크인 상기 포토레지스트(33)를 마스크로 이용하여 상기 게이트 산화막(39)을 제거하여 하부의 액티브 웨이퍼(31)를 노출시킨다.
그리고, 도 2g에 도시된 바와 같이 상기 포토레지스트(33)를 마스크로 이용한 건식 식각으로 하부의 상기 제 2 산화막(35)의 표면을 노출되도록 상기 노출된 액티브 웨이퍼(31)를 제거하여 제 2 트랜치(44)를 형성한다.
즉, 상기 제 1 트랜치(34)와 제 2 트랜치(44)를 동일한 마스크를 이용하여 식각하므로써 상기 2 트랜치(44)는 상기 제 1 트랜치(34)가 형성되었던 상기 액티브 웨이퍼(31)의 상부에 형성되는 것이다.
이어, 어닐(Anneling) 공정을 실시한다.
그리고, 도 2h에 도시된 바와 같이 상기 제 2 트랜치(44) 및 게이트 산화막(39)의 표면을 따라서 HLD막(45)을 증착하고 제 2 트랜치(44)가 채워지도록 상기 제 2 트랜치(44)를 포함한 액티브 웨이퍼(31)의 전면에 BPSG막(46)을 증착한다.
이어, 도 2i에 도시된 바와 같이 상기 제 2 트랜치(44) 내부에만 남도록 상기 BPSG막(46)을 에치백(etch-back)하여 제 2 갭필막(46a)을 형성한다.
그리고, 도 2j에 도시된 바와 같이 상기 공정에서 BPSG막(46)의 식각으로 노출된 상기 HLD막(45)을 제거하고, LOCOS 및 필드 공정을 진행하여 상기 제 2 갭필막(46a)의 상부 표면을 산화하여 필드 산화막(47)을 형성하여 본 발명의 실시예에 따른 고전압 소자를 완성한다.
상기와 같은 본 발명의 고전압 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 액티브 웨이퍼의 상부 및 하부에 각각 트랜치를 형성하여 고전압 소자의 아이솔레이션을 형성하므로써 트랜치를 깊게 형성하지 않으므로 각 트랜치의 윗부분의 면적을 효과적으로 줄일 수 있으므로 소자를 집적화시킬 수 있다.
둘째, 트랜치를 깊게 형성하지 않아도 되므로 트랜치 건식각 공정을 제어하기가 용이하다.
Claims (4)
- 제 1 기판의 제 1 면에 소정깊이로 형성되는 제 1 트랜치와;상기 제 1 트랜치의 표면에 형성되는 제 1 절연막과;상기 제 1 트랜치 내에 형성되는 제 1 갭필막과;상기 제 1 기판의 제 1 면에 부착되는 SOI 구조의 제 2 기판과;상기 제 1 기판의 제 1 면의 반대편 면인 제 2 면에서 제 1 깊이로 형성되는 웰 영역과;상기 웰 영역이 형성된 상기 제 1 기판에 상기 제 1 깊이보다 작은 제 2 깊이로 형성되는 드리프트 영역과;상기 제 1 기판의 제 2 면에서 상기 제 1 절연막의 상부가 노출되도록 상기 제 1 기판을 식각하여 형성되는 제 2 트랜치와;상기 제 2 트랜치의 표면에 형성되는 제 2 절연막과;상기 제 2 트랜치 내부에 형성되는 제 2 갭필막과;상기 제 2 트랜치가 형성되지 않은 상기 제 1 기판의 제 2 면상에 형성되는 제 3 절연막과;상기 제 2 갭필막의 상부에 형성되는 소자 격리막을 포함하여 구성함을 특징으로 하는 고전압 소자.
- 제 1 기판을 선택적으로 제거하여 상기 제 1 면으로부터 소정깊이를 갖는 제1 트랜치를 형성하는 단계;상기 제 1 트랜치 내부 표면에 제 1 절연막을 형성하고, 상기 트랜치가 매립되도록 제 1 갭필막을 형성하는 단계;상기 제 1 기판의 제 1 면에 SOI 구조의 제 2 기판을 부착하는 단계;상기 제 1 기판의 상기 제 1 면에 반대편 면인 제 2 면상에 제 3 절연막을 형성하는 단계;상기 제 1 기판의 제 2 면에 제 1 깊이로 웰 영역을 형성하는 단계;상기 웰 영역으로 둘러싸인 상기 제 1 기판에 제 2 깊이로 드리프트 영역을 형성하는 단계;상기 제 1 절연막이 노출되도록 상기 제 3 절연막의 소정 영역과 그 하부의 제 1 기판을 식각하여 제 2 트랜치를 형성하는 단계;상기 제 2 트랜치를 포함한 제 1 기판의 전면에 제 2 절연막을 형성하는 단계;상기 제 2 트랜치가 매립되도록 제 2 갭필막을 형성하는 단계;상기 제 2 갭필막 상부에 소자 격리막을 형성하는 단계;상기 제 3 절연막상의 제 2 절연막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 고전압 소자의 제조방법.
- 제 2항에 있어서, 상기 제 1 기판에 제 2 기판을 부착한 후에 상기 제 1 기판을 그라인딩 및 폴리싱 공정을 이용하여 선택적으로 제거하는 것을 특징으로 하는 고전압 소자의 제조방법.
- 제 2항에 있어서, 상기 제 1 트랜치와 상기 제 2 트랜치는 동일 마스크를 이용한 식각 공정으로 형성함을 특징으로 하는 고전압 소자의 제조방법.
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| KR1020000043718A KR100344839B1 (ko) | 2000-07-28 | 2000-07-28 | 고전압 소자 및 그의 제조방법 |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241210A (en) * | 1987-02-26 | 1993-08-31 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
| JPH0621368A (ja) * | 1992-06-30 | 1994-01-28 | Nec Corp | 半導体装置およびその製造方法 |
| KR19990086918A (ko) * | 1998-05-30 | 1999-12-15 | 김영환 | 반도체소자의 제조방법 |
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2000
- 2000-07-28 KR KR1020000043718A patent/KR100344839B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241210A (en) * | 1987-02-26 | 1993-08-31 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
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| KR19990086918A (ko) * | 1998-05-30 | 1999-12-15 | 김영환 | 반도체소자의 제조방법 |
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