JPH09213786A - 半導体デバイスの素子分離方法及びｃｍｏｓ装置 - Google Patents
半導体デバイスの素子分離方法及びｃｍｏｓ装置Info
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- JPH09213786A JPH09213786A JP8021496A JP2149696A JPH09213786A JP H09213786 A JPH09213786 A JP H09213786A JP 8021496 A JP8021496 A JP 8021496A JP 2149696 A JP2149696 A JP 2149696A JP H09213786 A JPH09213786 A JP H09213786A
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Abstract
(57)【要約】
【課題】 拡散層の分離とウエル分離を高い集積度で実
現するとともに、ウエル電位を容易に確保できる半導体
デバイスの素子分離方法及びＣＭＯＳ装置を提供する。 【解決手段】 トレンチ１０Ａ〜１０Ｄを設けて少なく
ともウエル１１Ａ〜１１Ｄを分離するＣＭＯＳ構成の半
導体デバイスの素子分離方法およびＣＭＯＳ装置１であ
って、トレンチ１０Ａ、１０Ｂによって分離された、ト
レンチ１０Ａ、１０Ｂ両側に存する同一導電型のウエル
１１Ａ〜１１Ｃに電気的に接続可能な不純物層８Ａ、８
Ｂをトレンチ１０Ａ、１０Ｂの底面部分に設け、かつ不
純物層８Ａ、８Ｂはトレンチ１０Ａ、１０Ｂ両側に存す
るウエル１１Ａ〜１１Ｃと同一導電型とする。
現するとともに、ウエル電位を容易に確保できる半導体
デバイスの素子分離方法及びＣＭＯＳ装置を提供する。 【解決手段】 トレンチ１０Ａ〜１０Ｄを設けて少なく
ともウエル１１Ａ〜１１Ｄを分離するＣＭＯＳ構成の半
導体デバイスの素子分離方法およびＣＭＯＳ装置１であ
って、トレンチ１０Ａ、１０Ｂによって分離された、ト
レンチ１０Ａ、１０Ｂ両側に存する同一導電型のウエル
１１Ａ〜１１Ｃに電気的に接続可能な不純物層８Ａ、８
Ｂをトレンチ１０Ａ、１０Ｂの底面部分に設け、かつ不
純物層８Ａ、８Ｂはトレンチ１０Ａ、１０Ｂ両側に存す
るウエル１１Ａ〜１１Ｃと同一導電型とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
素子分離方法及びＣＭＯＳ装置、とりわけ半導体デバイ
スの拡散層の分離とウエル分離を形成するトレンチによ
る素子分離方法及び、トレンチを具備するＣＭＯＳ装置
に関するものである。
素子分離方法及びＣＭＯＳ装置、とりわけ半導体デバイ
スの拡散層の分離とウエル分離を形成するトレンチによ
る素子分離方法及び、トレンチを具備するＣＭＯＳ装置
に関するものである。
【０００２】
【発明が解決しようとする課題】半導体デバイスの素子
分離の方法として、半導体基板に垂直に延伸して基板領
域を空間的ならびに機構的に分断するトレンチを設けた
トレンチ分離がある。トレンチ分離の特徴は狭い分離幅
と高い分離特性を両立できることであり、近年のパター
ンの微細化と高集積度に伴い注目されている素子分離方
法である。
分離の方法として、半導体基板に垂直に延伸して基板領
域を空間的ならびに機構的に分断するトレンチを設けた
トレンチ分離がある。トレンチ分離の特徴は狭い分離幅
と高い分離特性を両立できることであり、近年のパター
ンの微細化と高集積度に伴い注目されている素子分離方
法である。
【０００３】とりわけＣＭＯＳ構成の場合、コストの点
からトランジスタの拡散層の分離とウエル分離を兼用す
ることのできるディープトレンチが望ましい。このよう
な従来のディープトレンチ構成を、図９のデバイス構造
図に示す。すなわち、ＣＭＯＳ装置１００は、Ｎ型基板
１０２に垂直に延伸して配設されたトレンチ、例えば１
０３Ｂが、表面の拡散層１０４と１０５を分離し、さら
にＰ型ウエル１０１とＮ型ウエル１０２を分離してい
る。
からトランジスタの拡散層の分離とウエル分離を兼用す
ることのできるディープトレンチが望ましい。このよう
な従来のディープトレンチ構成を、図９のデバイス構造
図に示す。すなわち、ＣＭＯＳ装置１００は、Ｎ型基板
１０２に垂直に延伸して配設されたトレンチ、例えば１
０３Ｂが、表面の拡散層１０４と１０５を分離し、さら
にＰ型ウエル１０１とＮ型ウエル１０２を分離してい
る。
【０００４】ここで、基板内のウエルが分断されると、
その電位が共通でなくなるゆえに、動作点のドリフト等
が生じての好ましくない。このため従来は、トランジス
タの拡散層の形成と同時に、ウエルコンタクト用の拡散
層を通常のリソグラフィー技術により形成可能にしてい
た。例えば図９で、拡散層１０６はＰ型ウエル１０１に
ウエル電位を与え、同様に拡散層１０７は Ｎ型ウエル
１０２にウエル電位を与える。
その電位が共通でなくなるゆえに、動作点のドリフト等
が生じての好ましくない。このため従来は、トランジス
タの拡散層の形成と同時に、ウエルコンタクト用の拡散
層を通常のリソグラフィー技術により形成可能にしてい
た。例えば図９で、拡散層１０６はＰ型ウエル１０１に
ウエル電位を与え、同様に拡散層１０７は Ｎ型ウエル
１０２にウエル電位を与える。
【０００５】しかし、限られたデバイス表面にこのよう
なウエルコンタクト用の拡散層を設けることは、集積度
の上から好ましいものではない。とりわけ、ＳＲＡＭの
メモリーセルのような場合、このようなウエルコンタク
ト用の拡散層をセル毎に設けることはセルサイズを大き
くすることになり、得策でない。
なウエルコンタクト用の拡散層を設けることは、集積度
の上から好ましいものではない。とりわけ、ＳＲＡＭの
メモリーセルのような場合、このようなウエルコンタク
ト用の拡散層をセル毎に設けることはセルサイズを大き
くすることになり、得策でない。
【０００６】従来の素子分離の形態を説明すると、まず
図１０に示されるようなＬＯＣＯＳ構成によるＣＭＯＳ
装置１１０では、フィールド酸化膜１１１で拡散層１１
４、１１５の分離をする。こうした構成の場合には、Ｌ
ＯＣＯＳ膜厚は表面の拡散層１１４、１１５の分離に適
する深さであり、これより深いウエル１１２、１１３の
分離には適していなかった。すなわち十分に深い位置
（下部）でウエル同士がでつながっている。このような
構成であるから、１セル毎にウエルコンタクトをとる必
要もなく、何セルかまとめてウエルコンタクトをとるの
みで十分であった。
図１０に示されるようなＬＯＣＯＳ構成によるＣＭＯＳ
装置１１０では、フィールド酸化膜１１１で拡散層１１
４、１１５の分離をする。こうした構成の場合には、Ｌ
ＯＣＯＳ膜厚は表面の拡散層１１４、１１５の分離に適
する深さであり、これより深いウエル１１２、１１３の
分離には適していなかった。すなわち十分に深い位置
（下部）でウエル同士がでつながっている。このような
構成であるから、１セル毎にウエルコンタクトをとる必
要もなく、何セルかまとめてウエルコンタクトをとるの
みで十分であった。
【０００７】また、図１１に示されるＣＭＯＳ装置１２
０のように、浅いトレンチ（シャロウトレンチ）１２３
によってトランジスタの拡散層１２４、１２５の分離だ
けに適用する試みも存在する。この場合ウエル１２１、
１２２の分離は別の方法、例えばＰＮ分離等によること
になるが、この場合、ウエル分離を介した拡散層間のラ
ッチアップやパンチスルーを抑止するために、ウエル分
離に近接した拡散層１２４、１２５間にある程度の禁止
距離（図１１のＸ、Ｙ）が必要となり、素子の集積度を
低下させていた。
０のように、浅いトレンチ（シャロウトレンチ）１２３
によってトランジスタの拡散層１２４、１２５の分離だ
けに適用する試みも存在する。この場合ウエル１２１、
１２２の分離は別の方法、例えばＰＮ分離等によること
になるが、この場合、ウエル分離を介した拡散層間のラ
ッチアップやパンチスルーを抑止するために、ウエル分
離に近接した拡散層１２４、１２５間にある程度の禁止
距離（図１１のＸ、Ｙ）が必要となり、素子の集積度を
低下させていた。
【０００８】これに対してディープトレンチ分離では、
トランジスタの拡散層の分離と同時にウエル基板（また
は反対導電型のウエル）間の分離も同一のプロセスで実
現しようとするため、トレンチの深さをウエルの深さと
同程度にするか、あるいはさらに深くすることになる。
ディープトレンチの場合であっても、例えばトレンチの
深さに比してウエルの深さを十分深くして、ウエル下部
でウエル同士を電気的に短絡する構成も可能であるが、
この場合もＰＮ分離の場合と同様の問題が生じる。さら
にウエル下部は濃度が高いために電気的な短絡が不十分
になるという不都合もある。
トランジスタの拡散層の分離と同時にウエル基板（また
は反対導電型のウエル）間の分離も同一のプロセスで実
現しようとするため、トレンチの深さをウエルの深さと
同程度にするか、あるいはさらに深くすることになる。
ディープトレンチの場合であっても、例えばトレンチの
深さに比してウエルの深さを十分深くして、ウエル下部
でウエル同士を電気的に短絡する構成も可能であるが、
この場合もＰＮ分離の場合と同様の問題が生じる。さら
にウエル下部は濃度が高いために電気的な短絡が不十分
になるという不都合もある。
【０００９】このように、分離能力を高めるためにトレ
ンチの深さをウエルの深さと同程度以上とする一方で、
ウエル間の共通電位が容易に得られる構成が求められて
いた。
ンチの深さをウエルの深さと同程度以上とする一方で、
ウエル間の共通電位が容易に得られる構成が求められて
いた。
【００１０】本発明は従来技術の前記のような課題や欠
点を解決するためなされたもので、その目的は拡散層の
分離とウエル分離を高い集積度で実現するとともに、ウ
エル電位を容易に確保できる半導体デバイスの素子分離
方法及びＣＭＯＳ装置を提供することにある。
点を解決するためなされたもので、その目的は拡散層の
分離とウエル分離を高い集積度で実現するとともに、ウ
エル電位を容易に確保できる半導体デバイスの素子分離
方法及びＣＭＯＳ装置を提供することにある。
【００１１】
【課題を解決するための手段】前記課題を解決するため
本発明に係る半導体デバイスの素子分離方法は、トレン
チを設けて少なくともウエルを分離するＣＭＯＳ構成の
半導体デバイスの素子分離方法であって、該トレンチに
よって分離された、該トレンチ両側に存する同一導電型
のウエルに電気的に接続可能な不純物層を前記トレンチ
の底面部分に設け、かつ前記不純物層は前記トレンチ両
側に存する前記ウエルと同一導電型であることを特徴と
する。
本発明に係る半導体デバイスの素子分離方法は、トレン
チを設けて少なくともウエルを分離するＣＭＯＳ構成の
半導体デバイスの素子分離方法であって、該トレンチに
よって分離された、該トレンチ両側に存する同一導電型
のウエルに電気的に接続可能な不純物層を前記トレンチ
の底面部分に設け、かつ前記不純物層は前記トレンチ両
側に存する前記ウエルと同一導電型であることを特徴と
する。
【００１２】また、本発明に係るＣＭＯＳ装置は、トレ
ンチを設けて少なくともウエルを分離するＣＭＯＳ構成
の半導体デバイスであって、該トレンチによって分離さ
れた、両側に存する同一導電型のウエルに電気的に接続
可能な不純物層を前記トレンチの底面部分に具備し、か
つ前記不純物層は前記ウエルと同一導電型であることを
特徴とする。
ンチを設けて少なくともウエルを分離するＣＭＯＳ構成
の半導体デバイスであって、該トレンチによって分離さ
れた、両側に存する同一導電型のウエルに電気的に接続
可能な不純物層を前記トレンチの底面部分に具備し、か
つ前記不純物層は前記ウエルと同一導電型であることを
特徴とする。
【００１３】本発明に係る半導体デバイスの素子分離方
法及びＣＭＯＳ装置によれば、深いトレンチ構造がウエ
ルを確実に分離する一方で、トレンチ分離の底面部分に
設けられたウエルと同一の導電型の不純物層が、同一導
電型のウエルどうしを低抵抗で電気的に接続すること
で、各ウエルにウエル電位が与えられるという作用があ
る。
法及びＣＭＯＳ装置によれば、深いトレンチ構造がウエ
ルを確実に分離する一方で、トレンチ分離の底面部分に
設けられたウエルと同一の導電型の不純物層が、同一導
電型のウエルどうしを低抵抗で電気的に接続すること
で、各ウエルにウエル電位が与えられるという作用があ
る。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。図１は本発明に係る半導体
デバイスの素子分離方法の一実施形態に基づくＣＭＯＳ
装置のデバイス構造図である。図１に示されるように、
本発明に係るＣＭＯＳ装置１は、Ｎ型シリコン基板２上
に３個のＰ型ウエル１１Ａ、１１Ｂ、１１Ｃと、１個の
Ｎ型ウエル１１Ｄと、４本のトレンチ１０Ａ、１０Ｂ、
１０ｃ、１０Ｄを備え、２本のトレンチ１０Ａ、１０Ｂ
の底部にはＰ型の不純物層８Ａ、８Ｂが備えられてい
る。
付図面に基づいて説明する。図１は本発明に係る半導体
デバイスの素子分離方法の一実施形態に基づくＣＭＯＳ
装置のデバイス構造図である。図１に示されるように、
本発明に係るＣＭＯＳ装置１は、Ｎ型シリコン基板２上
に３個のＰ型ウエル１１Ａ、１１Ｂ、１１Ｃと、１個の
Ｎ型ウエル１１Ｄと、４本のトレンチ１０Ａ、１０Ｂ、
１０ｃ、１０Ｄを備え、２本のトレンチ１０Ａ、１０Ｂ
の底部にはＰ型の不純物層８Ａ、８Ｂが備えられてい
る。
【００１５】さらに、基板界面には、拡散層１２Ａ〜１
２Ｅが形成されている。これら拡散層はデバイスのソー
ス／ドレイン等であり、ウエルコンタクト用の拡散層は
存在しない。
２Ｅが形成されている。これら拡散層はデバイスのソー
ス／ドレイン等であり、ウエルコンタクト用の拡散層は
存在しない。
【００１６】Ｐ型ウエル１１Ａと１１Ｂは、トレンチ１
０Ａによって完全に分離されている。しかし、Ｐ型ウエ
ル１１Ａと１１Ｂは、最深部分でＰ型の不純物層８Ａと
接触し、電気的に導通している。一方、トレンチ１０Ｂ
は、拡散層１２Ａと１２Ｂを分離するとともに、Ｐ型ウ
エル１１Ｂと１１Ｃとを分離し、さらに不純物層８Ｂは
Ｐ型ウエル１１Ｂおよび１１Ｃを電気的に短絡してい
る。同様に、トレンチ１０Ｃは、拡散層１２Ｃと１２Ｄ
を分離するとともに、Ｐ型ウエル１１Ｃと１１Ｄとを分
離している。以上のように、不純物層は４本のトレンチ
のうちの２本に形成され、３個のＰ型ウエルを等電位に
保っている。
０Ａによって完全に分離されている。しかし、Ｐ型ウエ
ル１１Ａと１１Ｂは、最深部分でＰ型の不純物層８Ａと
接触し、電気的に導通している。一方、トレンチ１０Ｂ
は、拡散層１２Ａと１２Ｂを分離するとともに、Ｐ型ウ
エル１１Ｂと１１Ｃとを分離し、さらに不純物層８Ｂは
Ｐ型ウエル１１Ｂおよび１１Ｃを電気的に短絡してい
る。同様に、トレンチ１０Ｃは、拡散層１２Ｃと１２Ｄ
を分離するとともに、Ｐ型ウエル１１Ｃと１１Ｄとを分
離している。以上のように、不純物層は４本のトレンチ
のうちの２本に形成され、３個のＰ型ウエルを等電位に
保っている。
【００１７】図２〜図８は、本発明に係る半導体デバイ
スの素子分離方法のプロセスを説明する模式図である。
以下、図面にもとずきプロセスを説明する。図２におい
て、Ｎ型シリコン基板２に１０ｎｍ程度の酸化膜３を成
長させた後、後工程のＣＭＰのストッパーとなる窒化け
い素（Ｓｉ３Ｎ４）膜４及びポリシリコン（ＰｏｌｙＳ
ｉ）膜５を、ＣＶＤにより各々１００ｎｍ、５０ｎｍ堆
積させる。
スの素子分離方法のプロセスを説明する模式図である。
以下、図面にもとずきプロセスを説明する。図２におい
て、Ｎ型シリコン基板２に１０ｎｍ程度の酸化膜３を成
長させた後、後工程のＣＭＰのストッパーとなる窒化け
い素（Ｓｉ３Ｎ４）膜４及びポリシリコン（ＰｏｌｙＳ
ｉ）膜５を、ＣＶＤにより各々１００ｎｍ、５０ｎｍ堆
積させる。
【００１８】既知のフォトレジスト技術により、素子分
離領域のレジストを除去し、ＲＩＥ（リアクティヴイオ
ンエッチング）加工によりポリシリコン膜５、窒化けい
素膜４、更に下地シリコン基板２をエッチングする。
（図３）下地シリコン基板２のエッチング深さは、分離
するウエルの深さにもよるが本実施形態では０．５μｍ
である。このＲＩＥ加工により、トレンチ穴６Ａ〜６Ｄ
がシリコン基板２に垂直に形成される。
離領域のレジストを除去し、ＲＩＥ（リアクティヴイオ
ンエッチング）加工によりポリシリコン膜５、窒化けい
素膜４、更に下地シリコン基板２をエッチングする。
（図３）下地シリコン基板２のエッチング深さは、分離
するウエルの深さにもよるが本実施形態では０．５μｍ
である。このＲＩＥ加工により、トレンチ穴６Ａ〜６Ｄ
がシリコン基板２に垂直に形成される。
【００１９】次に素子分離特性の安定化を目的として、
トレンチ穴６Ａ〜６Ｄの内壁を酸化して、例えば３０ｎ
ｍの酸化膜７を形成させる（図４）。さらに、同一導電
型であり、かつ同一電位となるウエルどうしの分離領域
にのみ選択的に、例えばＰＲ技術により、トレンチ穴６
Ａと６Ｂの底部に同型の不純物（この実施形態ではボロ
ンＢ）をイオン注入して、その部分のウエル濃度を高く
する。（図５）
トレンチ穴６Ａ〜６Ｄの内壁を酸化して、例えば３０ｎ
ｍの酸化膜７を形成させる（図４）。さらに、同一導電
型であり、かつ同一電位となるウエルどうしの分離領域
にのみ選択的に、例えばＰＲ技術により、トレンチ穴６
Ａと６Ｂの底部に同型の不純物（この実施形態ではボロ
ンＢ）をイオン注入して、その部分のウエル濃度を高く
する。（図５）
【００２０】次にバイアスＥＣＲまたはＬＰ（減圧）Ｔ
ＥＯＳなどにより、２酸化シリコン９を全面に堆積し
（図５）、化学的機械的研磨（ＣＭＰ）により下地二層
ストッパー４又は５が露出するまでポリッシングする
（図６）。ストッパーを二層構造としたのは終点判定を
行い易くするためである。初期堆積膜厚は例えば１．２
μｍである。
ＥＯＳなどにより、２酸化シリコン９を全面に堆積し
（図５）、化学的機械的研磨（ＣＭＰ）により下地二層
ストッパー４又は５が露出するまでポリッシングする
（図６）。ストッパーを二層構造としたのは終点判定を
行い易くするためである。初期堆積膜厚は例えば１．２
μｍである。
【００２１】ここで更にストッパー層４、３を除去す
る。各トレンチ穴にはトレンチ１０Ａ〜１０Ｄが形成さ
れている（図７）。ついでドーピング等のプロセスによ
って、Ｐ型ウエル１１Ａ〜１１Ｃと、Ｎ型ウエル１１Ｄ
を形成させる（図８）。Ｐ型ウエル１１Ａ〜１１Ｃ、Ｎ
型ウエル１１Ｄともに、界面からの深さはトレンチ１０
Ａ〜１０Ｄに略等しく、しかもトレンチ１０Ａ〜１０Ｄ
よりも深くはならないよう形成される。
る。各トレンチ穴にはトレンチ１０Ａ〜１０Ｄが形成さ
れている（図７）。ついでドーピング等のプロセスによ
って、Ｐ型ウエル１１Ａ〜１１Ｃと、Ｎ型ウエル１１Ｄ
を形成させる（図８）。Ｐ型ウエル１１Ａ〜１１Ｃ、Ｎ
型ウエル１１Ｄともに、界面からの深さはトレンチ１０
Ａ〜１０Ｄに略等しく、しかもトレンチ１０Ａ〜１０Ｄ
よりも深くはならないよう形成される。
【００２２】図８において、Ｐ型ウエル１１Ａ、１１Ｂ
と、トレンチ１０Ａに着目すると、Ｐ型ウエル１１Ａと
１１Ｂは、トレンチ１０Ａによって完全に分離されてい
る。一方、不純物層８ＡはＰ型ウエル１１Ａおよび１１
Ｂのいずれとも接触している。不純物層８ＡはＰ型で導
電性を備えるから、Ｐ型ウエル１１Ａと１１Ｂを電気的
に短絡する。この結果、Ｐ型ウエル１１Ａと１１Ｂは同
一の電位を持つにいたる。
と、トレンチ１０Ａに着目すると、Ｐ型ウエル１１Ａと
１１Ｂは、トレンチ１０Ａによって完全に分離されてい
る。一方、不純物層８ＡはＰ型ウエル１１Ａおよび１１
Ｂのいずれとも接触している。不純物層８ＡはＰ型で導
電性を備えるから、Ｐ型ウエル１１Ａと１１Ｂを電気的
に短絡する。この結果、Ｐ型ウエル１１Ａと１１Ｂは同
一の電位を持つにいたる。
【００２３】同様のことが、Ｐ型ウエル１１Ｂ、１１Ｃ
と、トレンチ１０Ｂについても成立する。すなわち、不
純物層８Ｂを介してＰ型ウエル１１Ｂと１１Ｃとが短絡
される。これによって、Ｐ型ウエル１１Ｂと１１Ｃとは
同一の電位を持つにいたる。以上の結果、Ｐ型ウエル１
１Ａ、１１Ｂ、１１Ｃはすべて同一電位となる。
と、トレンチ１０Ｂについても成立する。すなわち、不
純物層８Ｂを介してＰ型ウエル１１Ｂと１１Ｃとが短絡
される。これによって、Ｐ型ウエル１１Ｂと１１Ｃとは
同一の電位を持つにいたる。以上の結果、Ｐ型ウエル１
１Ａ、１１Ｂ、１１Ｃはすべて同一電位となる。
【００２４】さらにＰ型ウエル１１Ｃと、Ｎ型ウエル１
１Ｄと、トレンチ１０Ｃに着目すると、Ｐ型ウエル１１
ＣとＮ型ウエル１１Ｄとは、トレンチ１０Ｃによって完
全に分離されている。一方、トレンチ１０Ｃは底面に不
純物層を備えないから、両側のＰ型ウエル１１ＣとＮ型
ウエル１１Ｄとを電気的な分離能力を劣化させることは
ない。このようにして、素子分離領域を完成する。
１Ｄと、トレンチ１０Ｃに着目すると、Ｐ型ウエル１１
ＣとＮ型ウエル１１Ｄとは、トレンチ１０Ｃによって完
全に分離されている。一方、トレンチ１０Ｃは底面に不
純物層を備えないから、両側のＰ型ウエル１１ＣとＮ型
ウエル１１Ｄとを電気的な分離能力を劣化させることは
ない。このようにして、素子分離領域を完成する。
【００２５】以上のように素子分離領域を完成した後
は、通常のＰＲ、ＲＩＥ、酸化、ＣＶＤ、イオン注入、
アニール、スパッタなどのプロセスにより、前記図１に
示したようなＣＭＯＳデバイス１を完成する。
は、通常のＰＲ、ＲＩＥ、酸化、ＣＶＤ、イオン注入、
アニール、スパッタなどのプロセスにより、前記図１に
示したようなＣＭＯＳデバイス１を完成する。
【００２６】
【発明の効果】以上説明した様に、本発明に係る半導体
デバイスの素子分離方法及びＣＭＯＳ装置は、ディープ
トレンチと称される拡散層の分離とウエル分離を同一の
工程で同時に成立させるとともに、トレンチ下端に設け
た不純物層が分離されたウエルを導通させる構成である
から、各ウエル毎にウエル電位を与えるための拡散層を
設ける必要がなくなり、デバイスを高集積化できる。と
りわけ全ＣＭＯＳ構造のＳＲＡＭセルのように、メモリ
ーセル毎にウエルコンタクトをとることが困難な場合
に、本方法および装置は特に有効である。
デバイスの素子分離方法及びＣＭＯＳ装置は、ディープ
トレンチと称される拡散層の分離とウエル分離を同一の
工程で同時に成立させるとともに、トレンチ下端に設け
た不純物層が分離されたウエルを導通させる構成である
から、各ウエル毎にウエル電位を与えるための拡散層を
設ける必要がなくなり、デバイスを高集積化できる。と
りわけ全ＣＭＯＳ構造のＳＲＡＭセルのように、メモリ
ーセル毎にウエルコンタクトをとることが困難な場合
に、本方法および装置は特に有効である。
【図１】本発明に係る半導体デバイスの素子分離方法の
一実施形態に基づくＣＭＯＳ装置のデバイス構造図であ
る。
一実施形態に基づくＣＭＯＳ装置のデバイス構造図であ
る。
【図２】本発明に係る半導体デバイスの素子分離方法の
プロセスを説明する模式図である。
プロセスを説明する模式図である。
【図３】本発明に係る半導体デバイスの素子分離方法の
プロセスを説明する模式図である。
プロセスを説明する模式図である。
【図４】本発明に係る半導体デバイスの素子分離方法の
プロセスを説明する模式図である。
プロセスを説明する模式図である。
【図５】本発明に係る半導体デバイスの素子分離方法の
プロセスを説明する模式図である。
プロセスを説明する模式図である。
【図６】本発明に係る半導体デバイスの素子分離方法の
プロセスを説明する模式図である。
プロセスを説明する模式図である。
【図７】本発明に係る半導体デバイスの素子分離方法の
プロセスを説明する模式図である。
プロセスを説明する模式図である。
【図８】本発明に係る半導体デバイスの素子分離方法の
プロセスを説明する模式図である。
プロセスを説明する模式図である。
【図９】従来のトレンチ分離型ＣＭＯＳ装置のデバイス
構造図である。
構造図である。
【図１０】従来のＬＯＣＯＳ型ＣＭＯＳ装置のデバイス
構造図である。
構造図である。
【図１１】従来のシャロートレンチ分離型ＣＭＯＳ装置
のデバイス構造図である。
のデバイス構造図である。
１ ＣＭＯＳ装置 ２ 基板 ８Ａ、８Ｂ 不純物層 １０Ａ〜１０Ｄ トレンチ １１Ａ〜１１Ｄ ウエル １２Ａ〜１２Ｅ 拡散層
Claims (2)
- 【請求項１】 トレンチを設けて少なくともウエルを分
離するＣＭＯＳ構成の半導体デバイスの素子分離方法で
あって、該トレンチによって分離された、該トレンチ両
側に存する同一導電型のウエルに電気的に接続可能な不
純物層を前記トレンチの底面部分に設け、かつ前記不純
物層は前記トレンチ両側に存する前記ウエルと同一導電
型であることを特徴とする半導体デバイスの素子分離方
法。 - 【請求項２】 トレンチを設けて少なくともウエルを分
離するＣＭＯＳ構成の半導体デバイスであって、該トレ
ンチによって分離された、両側に存する同一導電型のウ
エルに電気的に接続可能な不純物層を前記トレンチの底
面部分に具備し、かつ前記不純物層は前記ウエルと同一
導電型であることを特徴とするＣＭＯＳ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021496A JPH09213786A (ja) | 1996-02-07 | 1996-02-07 | 半導体デバイスの素子分離方法及びｃｍｏｓ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021496A JPH09213786A (ja) | 1996-02-07 | 1996-02-07 | 半導体デバイスの素子分離方法及びｃｍｏｓ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213786A true JPH09213786A (ja) | 1997-08-15 |
Family
ID=12056583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021496A Pending JPH09213786A (ja) | 1996-02-07 | 1996-02-07 | 半導体デバイスの素子分離方法及びｃｍｏｓ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213786A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080945A (ja) * | 2005-09-12 | 2007-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN100359665C (zh) * | 2002-07-24 | 2008-01-02 | 三星电子株式会社 | 使用低能离子注入形成半导体器件的浅阱的方法 |
| US7868412B2 (en) | 2007-10-18 | 2011-01-11 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
-
1996
- 1996-02-07 JP JP8021496A patent/JPH09213786A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359665C (zh) * | 2002-07-24 | 2008-01-02 | 三星电子株式会社 | 使用低能离子注入形成半导体器件的浅阱的方法 |
| JP2007080945A (ja) * | 2005-09-12 | 2007-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7868412B2 (en) | 2007-10-18 | 2011-01-11 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
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