KR100323724B1 - 고전압 소자의 딥 웰 형성방법 - Google Patents
고전압 소자의 딥 웰 형성방법 Download PDFInfo
- Publication number
- KR100323724B1 KR100323724B1 KR1020000006851A KR20000006851A KR100323724B1 KR 100323724 B1 KR100323724 B1 KR 100323724B1 KR 1020000006851 A KR1020000006851 A KR 1020000006851A KR 20000006851 A KR20000006851 A KR 20000006851A KR 100323724 B1 KR100323724 B1 KR 100323724B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- forming
- trench
- high voltage
- film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 기판의 농도 변화 및 디펙트 발생을 방지하여 소자의 특성을 향상시키도록 한 고전압 소자의 딥 웰 형성방법에 관한 것으로서, 제 1 기판의 표면내에 제 1 깊이를 갖는 제 1 도전형 제 1 웰 영역을 형성하는 단계와, 상기 제 1 기판을 선택적으로 제거하여 제 1 깊이보다 더 깊은 제 2 깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 갭필막을 형성하는 단계와, 상기 갭필막이 형성된 제 1 기판을 180°회전시키어 제 1 기판의 배면에 절연막을 개재하여 제 1 기판을 부착하는 단계와, 상기 갭필막의 상부 표면이 노출되도록 제 1 기판을 선택적으로 제거하는 단계와, 상기 노출된 제 1 기판의 표면내에 제 1 도전형 제 2 웰영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 소자 특성의 열화를 방지하는데 적당한 고전압 소자의 딥 웰(Deep Wall) 형성방법에 관한 것이다.
일반적으로 SOI(Silicon On Insulator) 구조의 웨이퍼를 사용하여 수백~수천 볼트의 고전압 소자 제조시 소자가 요구하는 전압이 높으면 높을수록 웰 정션(Junction)깊이는 깊어야 한다.
이하, 첨부된 도면을 참고하여 종래의 고전압 소자의 딥 웰 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 고전압 소자의 딥 웰 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 핸들(Handle) 웨이퍼(11)의 표면에 SOI용 절연막(12)을 형성한다. 여기서 상기 절연막(12)은 고전압 소자 구동시 수직으로의 디플레이션(Depletion)을 제거함으로서 고전압 소자 구현에 필수적이다.
여기서 상기 절연막(12)은 핸들 웨이퍼(11)의 앞/뒷면에 형성된다.
도 1b에 도시한 바와 같이, 상기 앞/뒷면에 절연막(12)이 형성된 핸들 웨이퍼(11)에 액티브(Active) 웨이퍼(13)를 부착하고, 상기 액티브 웨이퍼(13)에서 고전압 소자 구현에 필요한 두께 외의 부분을 그라인딩(Grinding) 및 폴리싱(Polishing)하여 제거한다.
도 1c에 도시한 바와 같이, 상기 액티브 웨이퍼(13)상에 제 1 산화막(14)을 형성하고, 포토 및 식각공정을 통해 상기 제 1 산화막(14)을 선택적으로 제거하여 웰 형성영역을 정의한다.
이어, 상기 선택적으로 제거된 제 1 산화막(14)을 마스크로 이용하여 상기 노출된 액티브 웨이퍼(13)에 p형 또는 n형 불순물 이온을 주입 및 확산을 실시하여 소정깊이를 갖는 웰 영역(15)을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 1 산화막(14)을 제거하고, 상기 액티브 웨이퍼(13)상에 트랜치 격리를 형성하기 위해 제 2 산화막(16), 질화막(17), 제 1 HLD막(18)을 차례로 형성한다.
이어, 포토 및 식각공정을 통해 상기 제 1 HLD막(18), 질화막(17), 제 2 산화막(16)을 선택적으로 제거하여 트랜치(Trench) 영역을 정의한다.
도 1e에서와 같이, 상기 선택적으로 제거된 제 1 HLD막(18)을 마스크로 이용하여 노출된 액티브 웨이퍼(13)를 선택적으로 제거하여 소정깊이를 갖는 트랜치(19)를 형성한다.
여기서 상기 트랜치(19)의 깊이는 절연막(12)의 표면이 노출하도록 형성한다.
이어, 상기 제 1 HLD막(18)을 건식 또는 습식식각으로 제거하고, 상기 트랜치(19)를 포함한 전면에 제 2 HLD막(20) 및 폴리 실리콘층(21)을 차례로 증착한다.
그리고 상기 트랜치(19)의 내부에만 HLD막(20) 및 폴리 실리콘층(21)이 남도록 전면에 에치백을 실시하여 상기 트랜치(19)내부에 갭필막을 형성한다.
도 1f에 도시한 바와 같이, 상기 질화막(17) 및 제 2 산화막(16)을 마스크로 이용하여 LOCOS 공정을 실기하여 상기 트랜치(17)의 상부에 필드 산화막(22)을 형성하고, 상기 질화막(17) 및 제 2 산화막(16)을 제거한다.
그러나 상기와 같은 종래의 고전압 소자의 딥 웰 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, SOI 웨이퍼를 사용한 고전압 소자 제조시 딥 웰 공정이 이용되고, 전압이 수백~수천 볼트로 증가하게 되면 웰 깊이가 점점 더 깊어져야 하며, 이런 딥 웰 형성을 위해서는 이온주입 에너지 및 확산온도가 증가해야 한다. 따라서 기판의 농도 변화 및 디펙트 발생을 유발하여 소자 특성에 악영향을 미치게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 기판의 농도 변화 및 디펙트 발생을 방지하여 소자의 특성을 향상시키도록 한 고전압 소자의 딥 웰 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 고전압 소자의 딥 웰 형성방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 고전압 소자의 딥 웰 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 액티브 웨이퍼 32 : 제 1 산화막
33 : 질화막 34 : 제 1 웰 영역
35 : 제 1 HLD막 36 : 포토레지스트
37 : 트랜치 38 : 제 2 HLD막
39 : 폴리 실리콘층 40 : 절연막
41 : 핸들 웨이퍼 42 : 제 2 산화막
43 : 제 2 웰 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 고전압 소자의 딥 웰 형성방법은 SOI 구조와 트랜치 구조를 갖는 고전압 소자의 딥 웰 형성방법에 있어서, 제 1 기판의 표면내에 제 1 깊이를 갖는 제 1 도전형 제 1 웰 영역을 형성하는 단계와, 상기 제 1 기판을 선택적으로 제거하여 제 1 깊이보다 더 깊은 제 2 깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 갭필막을 형성하는 단계와, 상기 갭필막이 형성된 제 1 기판을 180°회전시키어 제 1 기판의 배면에 절연막을 개재하여 제 1 기판을 부착하는 단계와, 상기 갭필막의 상부 표면이 노출되도록 제 1 기판을 선택적으로 제거하는 단계와, 상기 노출된 제 1 기판의 표면내에 제 1 도전형 제 2 웰영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 고전압 소자의 딥 웰 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 고전압 소자의 딥 웰 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 액티브 웨이퍼(31)상에 제 1 산화막(32)과 질화막(33)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 질화막(33)과 제 1 산화막(32)을 선택적으로 제거하여 웰 형성영역을 정의한다.
이어, 상기 선택적으로 제거된 질화막(33) 및 제 1 산화막(32)을 마스크로 이용하여 n형 또는 p형 불순물 이온을 상기 액티브 웨이퍼(31)에 주입 및 확산하여 소정깊이를 갖는 제 1 웰 영역(34)을 형성한다.
도 2b에 도시한 바와 같이, 상기 질화막(33) 및 제 1 산화막(32)을 제거하고, 상기 제 1 웰 영역(34)이 형성된 액티브 웨이퍼(31)상에 제 1 HLD막(35)을 형성한다.
이어, 상기 제 1 HLD막(35)상에 포토레지스트(36)를 도포한 후, 노광 및 현상공정으로 포토레지스트(36)를 패터닝하여 트랜치가 형성될 영역을 정의한다.
그리고 상기 패터닝된 포토레지스트(36)를 마스크로 이용하여 상기 제 1 HLD막(35)을 선택적으로 제거한다.
도 2c에 도시한 바와 같이, 상기 포토레지스트(36)를 제거하고, 상기 제 1 HLD막(35)을 마스크로 이용하여 상기 노출된 액티브 웨이퍼(31)에 소정깊이를 갖는 트랜치(37)를 형성한다.
여기서 상기 트랜치(37)의 깊이는 상기 제 1 웰 영역(34)의 깊이보다 깊게 형성된다.
도 2d에 도시한 바와 같이, 상기 제 1 HLD막(35)을 습식 또는 건식식각으로 제거하고, 상기 트랜치(37)를 포함한 액티브 웨이퍼(31)의 전면에 제 2 HLD막(38) 및 폴리 실리콘층(39)을 차례로 형성한다.
이어, 상기 폴리 실리콘층(39) 및 제 2 HLD막(38)이 트랜치(37)의 내부에만 남도록 전면에 에치백 또는 CMP 공정을 실시하여 상기 트랜치(37)의 내부에 갭필막을 형성한다.
도 2e에 도시한 바와 같이, 상기 갭필된 트랜치(37)를 갖는 액티브 웨이퍼(31)를 180°뒤집은 상태에서 상기 액티브 웨이퍼(31)의 배면에 SOI용 절연막(40)이 형성된 핸들 웨이퍼(41)를 부착한다.
도 2f에 도시한 바와 같이 상기 트랜치(37)의 상부표면이 노출되도록 액티브 웨이퍼(31)를 그라인딩 및 폴리싱하여 선택적으로 제거한다.
이어, 상기 액티브 웨이퍼(31)의 전면에 제 2 산화막(42)을 형성하고, 포토 및 식각공정을 통해 제 2 산화막(42)을 선택적으로 제거한다.
그리고 상기 선택적으로 제거된 제 2 산화막(42)을 마스크로 이용하여 노출된 액티브 웨이퍼(31)에 2차 n형 또는 p형 불순물 이온을 주입 및 확산하여 제 2 웰 영역(43)을 형성한다.
도 2g에 도시한 바와 같이, 상기 제 2 산화막(42)을 제거함으로서 SOI 구조 및 트랜치 구조를 갖는 수백~수천 볼트의 고전압 소자에 필요한 딥(Deep) 웰 형성을 완료한다.
이상에서 설명한 바와 같이 본 발명에 의한 고전압 소자의 딥웰 형성방법은 다음과 같은 효과가 있다.
첫째, 고전압 소자에 필요한 딥 웰을 2-스텝으로 나누어 형성함으로서 이온주입 에너지 및 확산시간과 온도 증가로 인하여 기판의 농도 변화 및 디펙트 발샹을 방지하여 안정된 소자 특성을 얻을 수 있다.
둘째, 필드 산화막을 형성하기 위한 별도의 LOCOS 공정을 생략할 수 있기 때문에 공정을 간소화시킬 수 있다.
Claims (3)
- SOI 구조와 트랜치 구조를 갖는 고전압 소자의 딥 웰 형성방법에 있어서,제 1 기판의 표면내에 제 1 깊이를 갖는 제 1 도전형 제 1 웰 영역을 형성하는 단계;상기 제 1 기판을 선택적으로 제거하여 제 1 깊이보다 더 깊은 제 2 깊이를 갖는 트랜치를 형성하는 단계;상기 트랜치의 내부에 갭필막을 형성하는 단계;상기 갭필막이 형성된 제 1 기판을 180°회전시키어 제 1 기판의 배면에 절연막을 개재하여 제 1 기판을 부착하는 단계;상기 갭필막의 상부 표면이 노출되도록 제 1 기판을 선택적으로 제거하는 단계;상기 노출된 제 1 기판의 표면내에 제 1 도전형 제 2 웰영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 고전압 소자의 딥 웰 형성방법.
- 제 1 항에 있어서, 상기 제 1 기판은 그라인딩 및 폴리싱 공정을 사용하여 선택적으로 제거하는 것을 특징으로 하는 고전압 소자의 딥 웰 형성방법.
- 제 1 항에 있어서, 상기 갭필막은 HLD막과 폴리 실리콘층을 트랜치를 포함한 전면에 형성한 후에 에치백이나 CMP 공정을 실시하여 형성하는 것을 특징으로 하는고전압 소자의 딥 웰 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000006851A KR100323724B1 (ko) | 2000-02-14 | 2000-02-14 | 고전압 소자의 딥 웰 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000006851A KR100323724B1 (ko) | 2000-02-14 | 2000-02-14 | 고전압 소자의 딥 웰 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010081432A KR20010081432A (ko) | 2001-08-29 |
| KR100323724B1 true KR100323724B1 (ko) | 2002-02-19 |
Family
ID=19646268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000006851A KR100323724B1 (ko) | 2000-02-14 | 2000-02-14 | 고전압 소자의 딥 웰 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100323724B1 (ko) |
-
2000
- 2000-02-14 KR KR1020000006851A patent/KR100323724B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010081432A (ko) | 2001-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6437417B1 (en) | Method for making shallow trenches for isolation | |
| JP2003523629A (ja) | Ｃｍｏｓデバイスにおけるストレス誘発転位を除去する方法 | |
| KR100500581B1 (ko) | 반도체 장치에서 게이트 전극 형성 방법 | |
| KR100323724B1 (ko) | 고전압 소자의 딥 웰 형성방법 | |
| KR19990002942A (ko) | 에스오 아이(soi) 소자의 제조방법 | |
| US6998324B2 (en) | Methods of fabricating silicon on insulator substrates for use in semiconductor devices | |
| KR100501641B1 (ko) | 반도체 소자의 웰 형성방법 | |
| KR100386446B1 (ko) | 반도체장치의소자격리막형성방법 | |
| KR100344839B1 (ko) | 고전압 소자 및 그의 제조방법 | |
| KR100312656B1 (ko) | 비씨-에스오아이 소자의 제조방법 | |
| KR20040000681A (ko) | 바이-씨모스 트랜지스터 제조방법 | |
| KR0135068B1 (ko) | 반도체 소자간의 다중 활성영역 형성방법 | |
| KR20050069401A (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR20010001206A (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| JP2002184867A (ja) | 半導体素子及びその製造方法 | |
| KR0161727B1 (ko) | 반도체 소자의 소자분리방법 | |
| KR100308086B1 (ko) | 반도체 소자의 제조방법 | |
| KR940000987B1 (ko) | 소이구조의 트랜지스터 제조방법 | |
| KR101022672B1 (ko) | 트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법 | |
| KR100239419B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100223932B1 (ko) | 반도체 장치의 격리영역 형성방법 | |
| KR0168198B1 (ko) | 반도체 장치의 트렌치형 소자분리방법 | |
| KR100382551B1 (ko) | 반도체 소자의 이중 딥 트렌치 형성 방법 | |
| KR100226550B1 (ko) | 반도체장치의 제조방법 | |
| KR20050092562A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121210 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 17 |
|
| FPAY | Annual fee payment |
Payment date: 20181218 Year of fee payment: 18 |
|
| FPAY | Annual fee payment |
Payment date: 20191217 Year of fee payment: 19 |