KR19980086998A - Soi 구조를 가지는 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체장치는, 반도체재료로 구성되는 구조물이 매입된 SOI층을 가지는 SOI기판과, SOI층 및 구조물에 대하여 콘택트가 형성되는 영역의 위에 형성된 산화방지막을 마스크로하여, 구조물을 선택 산화함으로써, 구조물상에 형성된 두꺼운 산화막과, 구조물, SOI층 및 두꺼운 산화막의 위에 형성된 층간 절연막과, 층간 절연막에 형성되고, 최소한 상기 콘택트가 형성되는 영역 위에 위치하는 접속공을 포함하는 복수의 접속공을 포함한다. 본 반도체장치는, 필드(Field)부의 배면게이트전극을 선택적으로 산화(酸化)하여 이 배면게이트전극 위에 두꺼운 산화막을 성장시켜도, 필드부의 이 배면게이트전극에 대한 콘택트의 아스펙트비를 증대시키지 않고 콘택트를 형성할 수 있다. 또한, 그 제조방법을 제공한다.

Description

ＳＯＩ구조를 가지는 반도체장치 및 그 제조방법
본 발명은, 스토퍼(스토퍼)를 사용한 선택연마에 의해 제작되는 접착 및 에치백 SOI기판을 사용한 SOI형 반도체장치 및 그 제작방법에 관한 것이다. 특히, SOI기판 내부에 형성된 배면게이트전극과 같은 구조물을 가지는 SOIMOSFET 및 그 제작방법에 관한 것이다.
SOI(Sillicon On Insulator)구조에 의해 소자간끼리의 완전분리가 용이하게 되고, 또 소프트에러나 CMOS Tr에 특유의 래치업의 억제가 가능하게 되는 것이 알려져 있고, 비교적 일찍부터, Si활성층의 두께가 500nm 정도의 SOI구조에 의해 CMOS Tr- LSI의 고속·고신뢰성화의 검토가 행해져 왔다.
최근, SOI의 표면 Si층을 더욱 100nm 정도로까지 얇게, 또 채널의 불순물 농도도 비교적 낮은 상태로 제어하여, 거의 Si활성층 전체가 공핍화(空乏化)되도록 하는 조건으로 하면, 단(短)채널 효과의 억제나 MOS Tr의 전류구동능력의 향상 등 더욱 우수한 성능이 얻어지는 것이 알려져 왔다.
이 SOI층의 형성방법으로서, 근년에는 SIMOX(Separation by IMplanted OXygen)법과 웨이퍼접착법의 대표적인 2개 방법의 완성도가 높아지고 있어, 주목을 받고 있다.
그러나, 이들 2개의 방법에는, 현 시점에서는 각각 일장일단이 있어, SIMOX법에서는 SOI막 두께의 균일성이 우수한 반면, 매입(埋入)산화막과의 계면(界面)의 평탄성이 나빠 Tr의 신뢰성 등에 문제가 남는다. 한편, 웨이퍼접착법으로 제작한 SOI기판은, 매입산화막 계면의 특성은 양호하지만, 특히 얇은 Si막 두께에서의 막 두께 균일성에 문제가 있다.
여기서 웨이퍼접착법으로 SOI기판을 제작하는 프로세스스텝은, 개략적으로는 예를 들면 다음과 같은 플로로 된다.
웨이퍼 접착법에 의한 SOI기판 제작 플로로서는, 접착할 A기판을 접착면의 평탄화 연마와 표면처리를 행하고, 그 후, B기판을 A기판에 접착 및 어닐(anneal)을 행하고, 그 후, A기판에 연삭(硏削)을 행하고, 그리고, 연마(스토퍼를 사용한 경우에는, 선택연마)를 행한다고 하는 것이다. 단, 스토퍼를 사용한 A기판에 연마를 행하는 경우에는, 접착할 A기판의 접착면의 평탄화 연마 전에 미리 최종적인 SOI층으로 되는 기판(A기판)에 스토퍼층으로 되는 단차(段差)를 형성해 두지 않으면 안된다.
이와 같이 하여 작성된 접착 및 에치백 웨이퍼는, 매입산화막 두께 등을 비교적 자유롭게 설정할 수 있을 뿐만 아니라, A기판을 B기판에 접착하기 전에 소자나 배선 등을 미리 제작해 둠으로써, 이들을 B기판의 뒤쪽에 채워 넣어 LSI를 작성할 수 있으므로, 보다 집적도가 높은 LSI를 제작하는 것이 가능하게 된다.
예를 들면, MOS FET를 제작하는 경우, 게이트전극(배면게이트전극이라고 함)을 SOI기판에 채워 넣어 형성함으로써, 단(短)채널효과의 억제, Tr의 Vth(스레시홀드치 전압)나 Swing의 제어 뿐만 아니라 궁극적으로는, X-MOS(표면게이트와 배면게이트를 동시에 동작시키는 것이 가능한 MOS Tr ; Double Gate MOS라고도 함) 등에의 응용도 가능하게 된다.
그런데, 종래의 반도체장치의 제조방법에는 다음과 같은 문제점이 있다. 구체적인 반도체장치의 제조방법을 설명하면서, 이 문제점에 대하여 설명한다.
도 26 (A)는, 반도체장치의 제조방법을 나타낸 단면도이다.
먼저, 도 26 (B)에 나타낸 바와 같이, 실리콘기판(A기판)에 있어서의 SOI층(50)의 형성영역의 위에는 도시하지 않은 포토레지스트막이 배설된다(단, 도 26 (A)는 이 설명과는 상하가 역으로 묘사되어 있다). 다음에, 이 포토레지스트막을 마스크로 하여 RIE(Reactive Ion Eching)에 의해 A기판을 이방성(異方性) 에칭한다. 이로써, A기판에는 SOI층(50)을 형성하기 위한 단차가 배설된다. 그리고, 이와 같은 단차의 형성방법을 트렌치법(RIE에 의한 이방성 에칭으로 행하는 것)이라고 한다.
그 후, A기판의 위에는 배면게이트산화막(53)이 형성되고, 이 배면게이트산화막(53)의 위에는 배면게이트전극(55)이 형성된다. 다음에, 이 배면게이트전극(55)의 위에는, 층간 절연막(SiO2)(57)이 퇴적되고, 이 층간 절연막(57)의 위에는 도시하지 않은 폴리실리콘막이 퇴적된다. 그 후, 이 폴리실리콘막에는 평탄화하기 위해 연마가 행해지고, 이 평탄화된 폴리실리콘막의 표면에 지지기판(B기판)(60)이 접착된다.
다음에, 배면게이트산화막(53)을 스토퍼로 하여, A기판을 배면측으로부터 연마(이를 선택연마라고 함)함으로써, 배면게이트전극(55)이 채워 넣어진 SOI층(50)을 가지는 반도체기판(SOI기판)이 제작된다.
그 후, 상기 선택연마에 의해 노출된 SOI층(50)의 표면에는 희생산화에 의해 도시하지 않은 희생산화막이 형성된다. 그리고, 이 희생산화는, 선택연마에 의해 거칠어진 SOI층(50)의 표면을 회복하기 위한 것이다.
다음에, 이 희생산화막 및 배면게이트산화막(53)의 위에는, SOI활성층(50) 위에 위치하는 도시하지 않은 실리콘질화막(窒化膜)(산화방지막)이 배설된다.
다음에, 이 실리콘질화막(산화방지막)을 마스크로 하여, 배면게이트전극(55)이 선택적으로 산화됨으로써, 배면게이트전극(55)상에는 두꺼운 산화막(71)이 형성된다. 이 때, 배면게이트산화막(53)이 희생산화로 증가된 산화막을 통해, 배면게이트전극(55)이 산화하게 된다. 그 후, 실리콘질화막이 제거되고, 희생산화막이 제거된다. 이로써, SOI층(50)의 표면이 노출된다.
그 후, SOI층(50)의 표면상에는 표면게이트산화막(61)이 형성되고, 이 표면게이트산화막(61) 및 두꺼운 산화막(71)의 위에는 표면게이트전극(75)이 형성된다. 다음에, 도시하지 않은 LDD영역의 형성, LDD Spacer SiO2의 형성, 확산층의 형성 등을 행한다.
그 후, 두꺼운 산화막(71) 및 표면게이트전극(75)의 위에는 층간 절연막(81)이 퇴적된다. 다음에, 이 층간 절연막(81) 및 두꺼운 산화막(71)에는 접속공이 형성되고, 이들 접속공 내에는 W플러그(77)가 형성되고, W플러그(77) 및 층간 절연막(81)의 위에는 Al배선(79)이 형성된다. 이로써, 한쪽의 Al배선(79)은 한쪽의 W플러그(77)를 통해 표면게이트전극(75)과 접속되고, 다른 쪽의 Al배선(79)은 다른 쪽의 W플러그(77)를 통해 배면게이트전극(55)과 접속된다.
전술한 반도체장치의 제조방법에서는, SOI영역의 일부에 산화방지마스크를 형성하여 배면게이트전극(55)을 선택적으로 산화함으로써, Field부의 표면게이트(75)와 배면게이트전극(55)이 겹치는 부분에서의 기생용량의 증가를 억제할 수 있다.
그러나, 이와 같이 하여 Field부의 배면게이트전극(55) 전체를 산화해 버리면, 도 26 (A)에 나타낸 바와 같이, 1st Contact 형성 시에 있어서 배면게이트전극(55)에 접속하는 W플러그(77)를 채워 넣기 위한 접속공을, 표면게이트전극(75)에 접속하는 W플러그(77)를 채워 넣기 위한 접속공과 비교하여 두꺼운 산화막(71)의 막 두께 정도 깊게 형성할 필요가 생긴다. 이로써, 배면게이트전극(55)에 대한 접속공의 아스펙트비가 증대하므로, W플러그(77) 내에 보이드(Void)(77a)가 발생하는 일이 있다. 이 결과, 배면게이트전극(55)과 W플러그(77)의 콘택트저항의 증가라고 하는 문제(도 26 (A)중의 (83))가 생긴다.
도 26 (B)는, 다른 반도체장치의 제조방법을 나타낸 단면도이고, 도 26 (B)와 동일부분에는 동일부호를 붙이고, 상이한 부분에 대하여 설명한다.
SOI층(50)의 위쪽에는 표면게이트전극(75)을 형성하지 않은 부분이 배설되고, 이 부분의 SOI층(50) 위에 위치하는 접속공이 층간 절연막(81)에 배설되고, 이 접속공 내에 W플러그(77)가 형성된다. 이로써, 한쪽의 Al배선(79)은 W플러그(77)를 통해 SOI층(50)과 접속된다.
전술한 다른 반도체장치의 제조방법에서는, 배면게이트전극(55)에 접속하는 W플러그(77)를 채워 넣기 위한 접속공과, SOI층(50)에 접속하는 W플러그(77)를 채워 넣기 위한 접속공을 동시에 개구하면, 접속공의 깊이의 상위에 의해, RIE 시의 선택비의 문제로부터 SOI층(50)이 모두 절삭되어 버리는 일이 있다(도 26 (b)중의 (85)). 이 결과, SOI층(50)과 W플러그(77)와의 콘택트구멍메우기 수율의 저하라고 하는 문제가 생긴다. 또, 이 문제에 더하여, 배면게이트전극(55)에 접속하는 W플러그(77)를 채워 넣기 위한 접속공을, SOI층(50)에 접속하는 W플러그(77)를 채워 넣기 위한 접속공과 비교하여 두꺼운 산화막(71)의 막 두께 정도 깊게 형성할 필요가 생김으로써, W플러그(77) 내에 보이드(Void)(77a)가 발생하는 일도 있다.
그러므로, Field부의 배면게이트전극(55)을 선택적으로 산화하여 표면게이트전극(75)과의 기생용량의 증가를 억제하면서도, 배면게이트전극(55)에 대한 콘택트의 아스펙트를 증가시키지 않는 프로세스가 요구된다.
도 27 (A)는, 도 26 (A)에 나타낸 반도체장치와 동일한 제조방법으로 제조한 반도체장치를 나타낸 것이고, 다른 문제점을 설명하기 위한 단면도이다. 도 27 (B)는, 도 26 (B)에 나타낸 반도체장치와 동일한 제조방법으로 제조한 반도체장치를 나타낸 것이고, 다른 문제점을 설명하기 위한 단면도이다. 도 27은, 도 26과 동일부분에 대해서는 동일부호를 붙였다.
도 27 (A),(B)에 나타낸 바와 같이, 두꺼운 산화막(71)을 형성할 때, 예를 들면, 두께 ∼300nm의 Poly Si으로 이루어지는 배면게이트전극(55)을 표면측으로부터 산화하는 경우, 웨이퍼접착프로세스를 통하여, Poly Si의 Grain이 고온으로 성장되어 있는 배면게이트전극(55)이 산화하게 되므로, Poly Si의 Grain Boundary에 따라 이상하게 산화가 진행되어 버리는 일이 있다. 예를 들면 Field부에서의 표면게이트전극(75)과 배면게이트전극(55)과의 사이의 기생용량의 증대를 억제하기 위해, 초기 막 두께가 ∼300nm의 Poly Si(배면게이트전극(55))을 예를 들면 ∼200nm 산화하여 ∼400nm의 산화막(71)을 성장시키려고 한 경우, 나머지의 Poly Si막 두께는 ∼100nm로 된다. 이 때, Poly Si이 Grain Boundary에 따라 이상하게 산화되면 부분적으로 Poly Si의 잔여막 두께가 매우 박막화되어(도 27 (A)중 (101)), 완성된 국소적인 시트(sheet)저항을 증대시켜 버리게 된다. 더욱 산화가 진행되어, 최악의 경우에는 배면게이트(55)의 Poly Si(배면게이트전극(55)이 단선되어 버리게 된다(도 27 (b)중의 (103)).
또, 배면게이트전극(55)에 B를 도프(dope)한 p+Poly Si 등을 사용한 경우는, 배면게이트전극(55)의 산화처리중에 도펀트(dopant)인 B가 Poly Si(55)과 산화막(SiO2)(71)과의 계면에 석출(析出)되게 되어, 완성된 배면게이트전극(55)은 박막화되는 Poly si의 막 두께 이상으로 그 완성된 시트저항 Rs가 증대해 버리게 된다.
이상과 같은 배경 때문에, Field부의 배면게이트전극(55)을 선택적으로 산화하여 표면게이트전극(75)과의 기생용량의 증가를 억제하면서도, 배면게이트전극(55)의 Field부에서의 단선 또는 시트저항의 증대를 억제할 수 있는 반도체장치 및 그 제조방법이 요구된다.
본 발명은 상기와 같은 사정을 고려하여 이루어진 것이고, Field부의 배면게이트전극을 선택적으로 산화하여 이 배면게이트전극 위에 두꺼운 산화막을 성장시켜도, 이 배면게이트전극에 대한 콘택트의 아스펙트비를 증대시키지 않고 콘택트를 개구할 수 있는 반도체장치 및 그 제조방법을 제공하는 것에 있다.
또,본 발명의 목적은, Field부의 배면게이트전극 또는 구조물을 선택적으로 산화하여 이 배면게이트전극상 또는 구조물 위에 두꺼운 산화막을 성장시켜도, 배면게이트전극 또는 구조물의 단선 또는 시트저항의 증대를 억제할 수 있는 반도체장치 및 그 제조방법을 제공하는 것에 있다.
도 1 (A)는, 본 발명의 제1의 실시의 형태에 의한 반도체장치를 나타낸 단면도이고, 도 1 (B)는, 본 발명의 제2의 실시의 형태에 의한 반도체장치를 나타낸 단면도.
도 2 ∼ 도 9는, 도 1 (A)에 나타낸 반도체장치의 제조공정을 나타낸 단면 도 10 (A)는, 본 발명의 제3의 실시의 형태에 의한 반도체장치를 나타낸 단면도이고, 도 10 (B)는, 본 발명의 제4의 실시의 형태에 의한 반도체장치를 나타낸 단면도.
도 11 ∼ 도 17은 , 도 10 (A)에 나타낸 반도체장치의 제조방법에 있어서의 SOI기판 제작 전(웨이퍼 접착 및 에치백 전)의 제조공정을 나타낸 단면도.
도 18 ∼ 도 25는, 도 10 (A)에 나타낸 반도체장치의 제조방법에 있어서의 SOI기판 제작 후(웨이퍼 접착 및 에치백 후)의 제조공정을 나타낸 단면도.
도 26 (A) 및 (B)는, 반도체장치의 제조방법을 나타낸 단면도.
도 27 (A) 및 (B)는, 도 26 (A) 및 (B)에 나타낸 반도체장치의 제조방법에 있어서의 문제점을 설명하기 위한 단면도.
도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판(A기판), 3 : 열산화판(SiO2), 5,7 : 레지스트, 8 : Poly Si막, 10 : SOI층, 13 : 배면게이트산화막, 15 : 배면게이트전극(반도체재료로 구성되는 구조물), 16 : 배면게이트전극, 16a,16b : Poly Si막, 17 : 층간 절연막(SiO2), 18 : Si3N4막, 20 : 지지기판(B기판), 21 : SOI기판(반도체기판), 23 : 희생(犧牲)산화막, 25 : 폴리실리콘막(Pad Poly Si), 27 : 실리콘질화막(窒化膜)(Si3N4, 산화방지마스크), 29 : 포토레지스트막, 31 : 두꺼운 산화막, 33 : 표면게이트산화막, 35 : 표면게이트전극, 37 : W플러그, 39 : Al배선, 41 : 층간 절연막, 41a,41b : 접속공(接續孔)(콘택트홀), 50 : SOI층, 53 : 표면게이트산화막, 55 : 표면게이트전극, 57 : 층간 절연막(SiO2), 60 : 지지기판(B기판), 61 : 표면게이트산화막, 71 : 두꺼운 산화막, 75 : 표면게이트전극, 77 : W플러그, 77a : 보이드(Void), 79 : Al배선, 81 : 층간 절연막, 83 : 콘택트저항의 증가라고 하는 문제, 85 : SOI층(50)이 모두 절삭되어 버리는 것, 101 : Poly Si의 잔여막 두께가 매우 박막화(薄膜化)된 부분, 103 : Poly Si이 단선(斷線)된 부분.
상기 과제를 해결하기 위해, 본 발명의 반도체장치는, 반도체재료로 구성되는 구조물이 채워 넣어진 SOI형 반도체장치로서, 이 구조물의 일부의 영역을 남겨, 이 구조물 위에 선택적으로 성장시킨 산화막을 가지는 것을 특징으로 한다.
또, 본 발명의 반도체장치는, 반도체재료로 구성되는 구조물이 채워 넣어진, SOI층을 가지는 SOI기판과, 이 SOI층 및 이 구조물에 대하여 콘택트가 형성되는 영역 각각의 위에 형성된 산화방지막을 마스크로 하여 이 구조물을 선택산화함으로써, 이 구조물 위에 형성된 두꺼운 산화막과, 이 구조물, 이 SOI층 및 이 두꺼운 산화막의 위에 형성된 층간 절연막과, 이 층간 절연막에 형성된, 최소한 상기 콘택트가 형성되는 영역 위에 위치하는 접속공(接續孔)을 포함하는 복수의 접속공을 구비하는 것을 특징으로 한다.
상기 반도체장치에서는, 구조물의 일부의 영역을 남겨, 이 구조물 위에 선택적으로 두꺼운 산화막을 형성할 때, 장래적으로 구조물에 대하여 콘택트가 형성되는 부분도 SOI활성영역과 마찬가지로 산화되지 않도록 하기 위해, 미리 이 부분에도 산화방지마스크를 형성하고 있다. 이로써, Field부의 구조물 위에 두꺼운 산화막을 성장시켜도 콘택트가 형성되는 부분은 SOI층과 거의 동일한 높이로 되므로, 접속공을 개구해도 아스펙트비가 상승하는 일이 없다.
다음에, 도면을 참조하여 본 발명의 실시의 형태를 설명한다.
실시예 1 및 실시예 2
도 1 (A)는, 본 발명의 제1의 실시의 형태에 의한 반도체장치를 나타낸 단면도이다. 지지기판(B기판)(20)의 위에는 도시하지 않은 폴리실리콘막이 배설되어 있고, 이 폴리실리콘막의 위에는 층간 절연막(SiO2)(17)이 형성되어 있다. 이 층간 절연막(17) 위의 일부에는 반도체재료로 구성되는 구조물, 예를 들면 배면게이트전극(15)이 형성되어 있고, 이 배면게이트전극(15)의 위에는 배면게이트산화막(13)이 형성되어 있다. 배면게이트전극(15) 및 층간 절연막(17)의 위에는 두꺼운 산화막(31)이 형성되어 있다. 이 두꺼운 산화막(31)은, SOI층(10) 및 배면게이트전극(15)과 접속하기 위한 후술하는 콘택트홀(41a)의 형성영역 이외의 부분에 형성되어 있다.
배면게이트산화막(13)의 위에는 SOI층(10)이 형성되어 있고, SOI층(10)의 위에는 표면게이트산화막(33)이 형성되어 있다. 이 표면게이트산화막(33) 및 두꺼운 산화막(31)의 위에는 표면게이트전극(35)이 형성되어 있다.
이 표면게이트전극(35) 및 두꺼운 산화막(31)의 위에는 층간 절연막(41)이 배설되어 있다. 이 층간 절연막(41)에는, 배면게이트전극(15) 및 표면게이트전극(35) 각각과 접속하기 위한 콘택트홀(접속공)(41a,41b)이 배설되어 있다. 이들 콘택트홀(41a,41b) 내에는 W플러그(37)가 채워 넣어져 있고, W플러그(37) 및 층간 절연막(41)의 위에는 Al배선(39)이 형성되어 있다. 이로써, 한쪽의 Al배선(39)은 W플러그(37)를 통해 배면게이트전극(15)에 접속되어 있고, 다른 쪽의 Al배선(39)은 W플러그(37)를 통해 표면게이트전극(35)에 접속되어 있다.
다음에, 상기 반도체장치의 제조방법에 대하여 설명한다.
두께가 300nm 정도의 Poly Si으로 이루어지는 배면게이트전극(15)은, 접착 및 에치백 SIO기판을 형성하기 전에 채워 넣어진다. 접착 및 에치백 SOI기판 형성 후에, 이 배면게이트전극(15)은 Field부에 있어서 Poly Si의 막 두께로 ∼200nm 산화되고(이로써 산화막은 ∼400nm 성장함), 이 Field부에서의 배면게이트전극(15)의 나머지 Poly Si의 막 두께는 ∼100nm으로 된다. 단, 이 때의 SOI활성영역이 산화되지 않도록, 이 부분에 산화방지마스크를 형성하고 나서 산화하고 있으므로, SOI층의 바로 아래의 부분에서는 Poly Si(배면게이트전극(15))의 막 두께는 초기의 ∼300nm으로 된다.
한편, 배면게이트전극(15)에 대하여 표면측으로부터 콘택트를 형성하는 영역에 대해서도 산화방지마스크로 커버하여 배면게이트전극(15)의 산화를 행하므로, 이 부분의 Poly Si(배면게이트전극(15))은 ∼300nm의 막 두께로 된다.
도 1 (B)는, 본 발명의 제2의 실시의 형태에 의한 반도체장치를 나타낸 단면도이고, 도 1 (A)와 동일부분은 동일부호를 붙이고, 상이한 부분에 대하여 설명한다.
층간 절연막(41)에는, 배면게이트전극(15) 및 SOI층(10) 각각과 접속하기 위한 콘택트홀(접속공)(41a,41b)이 배설되어 있다. 이들 콘택트홀(41a,41b) 내에는 W플러그(37)가 채워 넣어져 있다. 이로써, 한쪽의 Al배선(39)은 W플러그(37)를 통해 배면게이트전극(15)에 접속되어 있고, 다른 쪽의 Al배선(39)은 W플러그(37)를 통해 SOI층(10)에 접속되어 있다.
도 2∼도 9는, 도 1 (A)에 나타낸 반도체장치의 제조방법을 나타낸 단면도이다. 이 제조방법은, 배면게이트전극에 대한 콘택트가 형성되는 영역 및 SOI활성층에 산화마스크를 형성하고, Field부의 배면게이트전극을 선택적으로 산화함으로써, SOI영역 이외의 배면게이트전극영역에 두꺼운 산화막을 형성하면서, 각 부분의 콘택트를 일괄하여 형성하는 방법이다.
먼저, 도 2에 나타낸 바와 같이, 실리콘기판(A기판)에 있어서의 SOI층(10)의 형성영역의 위에는 도시하지 않은 포토레지스트막이 배설된다(단, 도 2는 이 설명과는 상하가 역으로 묘사되어 있다). 다음에, 이 포토레지스트막을 마스크로 하여 RIE에 의해 A기판을 이방성 에칭한다. 이로써, A기판에는 SOI층(10)을 형성하기 위한 단차가 배설된다. 그리고, 이와 같은 단차의 형성방법을 트렌치법이라고 한다.
그 후, A기판의 위에는 두께가 예를 들면 60nm 정도(0.18㎛ 룰(rule)의 디바이스의 경우)의 배면게이트산화막(13)이 형성되고, 이 배면게이트산화막(13)의 위에는 두께가 300nm 정도의 배면게이트전극(Doped Poly Si, 구조물)(15)이 형성된다. 다음에, 이 배면게이트전극(15)의 위에는 층간 절연막(SiO2)(17)이 퇴적되고, 이 층간 절연막(17)의 위에는 도시하지 않은 폴리실리콘막이 퇴적된다. 그 후, 이 폴리실리콘막에는 평탄화하기 위해 연마가 행해지고, 이 평탄화된 폴리실리콘막의 표면에 지지기판(B기판)(20)이 접착된다. 다음에, 배면게이트산화막(13)을 스토퍼로 하여, A기판을 배면측으로부터 선택연마함으로써, 배면게이트전극(15)인 구조물이 채워 넣어진 SOI층(10)을 가지는 접착 및 에치백 SOI기판(반도체기판)(21)이 제작된다.
다음에, 도 3에 나타낸 바와 같이, SOI층(10)의 위에는 희생산화에 의해 두께가 예를 들면 30nm 정도의 희생산화막(23)이 형성된다. 그 후, 이 희생산화막(23)의 위에는 두께가 예를 들면 50nm 정도의 폴리실리콘막(Pad Poly Si)(25)이 퇴적되고, 이 폴리실리콘막(25)의 위에는 두께가 100nm 정도의 실리콘질화막(Si3N4)(27)이 퇴적된다. 다음에, 이 실리콘질화막(27)의 위에는 포토레지스트막(29)이 배설된다. 이 포토레지스트막(29)은, SOI활성층(10) 및 배면게이트전극(15)에 있어서의 후술하는 W플러그(37)와 접속되는 부분 각각의 위에 산화방지마스크로 되는 실리콘질화막(27)을 남기기 위한 레지스트마스크패턴이다. 따라서, 포토레지스트막(29)은, SOI층(10) 및 상기의 W플러그(37)가 배면게이트전극(55)에 접속되는 부분 각각의 산화를 방지하기 위해 SOI층(10) 및 상기 부분 각각에 대하여 약간 넓게 형성할 필요가 있다.
여기서, 콘택트부의 레지스트마스크(29)는 배면게이트 산화 시의 Bird's Beak량(이것은 산화 조건이나 산화막 두께에 따라 상이함)이나 리소그래피(lithography)에 있어서의 중심맞춤 정밀도 등을 고려하여 그 패턴사이즈가 결정된다.
그 후, 도 4에 나타낸 바와 같이, 포토레지스트막(29)을 마스크로 하여, 실리콘질화막(27)이 폴리실리콘막(25)을 스토퍼로 하여 RIE에 의해 에칭된다. 다음에, 포토레지스트막(29)이 제거된다.
다음에, 도 5에 나타낸 바와 같이, 실리콘질화막(산화 방지막)(27)을 마스크로 하여, 배면게이트전극(15)이 선택적으로 산화됨으로써, 배면게이트전극(15)상에는 두꺼운 산화막(31)이 형성된다. 이 때, 먼저 폴리실리콘막(25)이 산화된 후, 희생산화로 증가된 배면게이트산화막을 통해, 배면게이트전극(15)이 산화하게 된다. 이 산화량은, 산화 후의 배면게이트전극의 잔여막 두께, 산화 후의 후술하는 HF계 용액의 처리량에 의한 Field부에서의 산화막의 절삭 등을 감안하여 결정되지만, 여기서는, 배면게이트전극(15)의 300nm의 두께중 100nm 정도를 산화하여, Field부의 배면게이트전극(15)의 잔여막 두께가 200nm 정도로 되도록 한다. 이 때, 폴리실리콘막(25)은 모두 산화되고 있으므로, Field부에서의 배면게이트전극(15) 위의 산화막 두께는 360nm 정도로 된다. {〔50nm(폴리실리콘막(25)의 두께)+100nm(배면게이트전극(15)의 소비량)〕× 2 + 60nm = 360nm}
그리고, 이 때의 산화 조건은, 예를 들면, 온도가 950°C, 분위기가 H2/O2=5/5slm, 산화 시간이 2시간 30분이다. 또, 상기 두꺼운 산화막(31)은, 배면게이트산화막(13)의 두께보다 두껍게 형성되어 있다.
그 후, 도 6에 나타낸 바와 같이, 실리콘질화막(27)을 인산(燐酸) Boil 등의 처리로 선택적으로 제거한 후, 폴리실리콘막(25)도 계속해서 등방성(等方性)의 드라이에칭 등의 방법으로 제거한다.
다음에, 도 7에 나타낸 바와 같이, 희생산화막(23)이 HF계의 용액으로 제거된다. 이로써, SOI층(10)의 표면이 노출된다.
그 후, 도 8에 나타낸 바와 같이, SOI층(10)의 표면에는 표면게이트산화막(33)이 형성되고, 이 표면게이트산화막(33) 및 두꺼운 산화막(31)의 위에는 표면게이트전극(35)이 형성된다.
다음에는, 도시하지 않은 LDD영역의 형성, LDD Spacer SiO2의 형성, 확산층의 형성 등을 행한다.
그 후, 도 9에 나타낸 바와 같이, 두꺼운 산화막(31) 및 표면게이트전극(35)의 위에는 층간 절연막(41)이 퇴적된다. 다음에, 이 층간 절연막(41)에는 접속공(콘택트홀)(41a,41b)이 형성되고, 이들 접속공(41a,41b) 내에는 W플러그(37)가 형성되고, W플러그(37) 및 층간 절연막(41)의 위에는 A1배선(39)이 형성된다. 이로써, 한쪽의 A1배선(39)은 W플러그(37)를 통해 표면게이트전극(35)과 접속되고, 다른 쪽의 A1배선(39)은 W플러그(37)를 통해 배면게이트전극(15)과 접속된다.
여기서, 전술한 도 4에 나타낸 실리콘질화막(산화방지마스크)(27)의 치수결정방법에 대하여 상세히 설명한다.
이 콘택트부분에 형성하는 산화방지마스크(27)의 치수는, 리소그래피에 있어서의 중심맞춤 어긋남과 RIE 및 산화에 따르는 치수의 변환차만을 고려하면 된다. 산화방지마스크 및 콘택트의 형성이 함께 기판 접착 후에 행해지므로, 접착에 따르는 패턴의 신축(伸縮) 등은 고려할 필요가 없다.
또, 산화방지마스크(27)가 형성되는 부분과 콘택트가 개구되는 부분에서 위치 어긋남이 다소 생겨도, SOI형 반도체장치의 경우는 접합리크전류는 증가하지 않으므로, 접촉면적의 증감에 따르는 콘택트저항의 변동만 고려하여 산화방지마스크(27)의 치수 및 프로세스를 설계하면 된다.
따라서, 예를 들면, 배면게이트전극(15)을 고정바이어스로 사용하는 경우는, 산화방지마스크(27)를 0.6㎛×0.6㎛의 패턴으로 형성하고, 콘택트의 개구(도 9에 나타낸 접속공(41a))를 0.4㎛×0.4㎛로 행한다. 이 경우, 산화방지마스크(27)의 RIE 시의 가공변환차를 무시하면, 도 5에 나타낸 배면게이트전극(15)의 산화 때 Poly Si(배면게이트전극(15))은 ∼0.2㎛ 버즈비크(Bird's Beak)에 의한 침식(侵食)을 받으므로, Poly Si(15)이 산화되지 않고 남는 것은 0.2㎛×0.2㎛의 영역만으로 된다. 즉, 이 경우, 초기의 두께(300nm)인 채로 남는 배면게이트전극(15)은 0.2㎛ ×0.2㎛의 영역 뿐이다. 따라서, Stepper의 중심맞춤 마진 3σ∼0.15㎛에서 콘택트의 레지스트패턴을 형성하면, 포토그라피시 중심맞춤 어긋남이 생겨도 콘택트부분의 면적은, 0.2㎛×0.2㎛(=0.04㎛2)로 된다.
한편, 배면게이트전극(15)의 전위를 고속으로 변화시켜, 디바이스를 동작시키는 경우는, 산화방지마스크(27)를 예를 들면 1.0㎛×1.0㎛의 크기로 형성할 필요가 있다. 이 크기로 산화방지마스크(27)를 형성해 두면, Poly Si(배면게이트전극(15))이 ∼0.2㎛ 산화중에 침식을 받고 또한 중심맞춤 어긋남이 ∼0.15㎛ 생겼다고 해도, 0.4㎛×0.4㎛로 콘택트를 개구하면, 콘택트부분의 면적은 0.4㎛×0.4㎛(=0.16㎛2)로 되어, 콘택트저항을 안정되게 낮게 할 수 있으므로 디바이스의 고속동작에 영향을 주지 않는다.
상기 제1의 실시의 형태에 의한 반도체장치의 제조방법에 의하면, 실리콘질화막(산화방지막)(27)을 SOI층(10) 위만이 아니고 배면게이트전극(15)에의 콘택트영역 위에도 배설하고 있으므로, 실리콘질화막(27)을 마스크로 하여, 배면게이트전극(15)을 선택적으로 산화했을 때, 이 콘택트영역에 있어서의 배면게이트전극(15)의 산화를 방지할 수 있다. 이 결과, 배면게이트전극(15)에 접속하는 W플러그(37)를 채워 넣기 위한 접속공을, 표면게이트전극(35)에 접속하는 W플러그(37)를 채워 넣기 위한 접속공과 비교하여 깊게 형성할 필요가 없어진다. 이로써, 배면게이트전극(15)에 대한 접속공(1st 콘택트)의 아스펙트비의 증대를 억제할 수 있으므로, 결과적으로 콘택트홀을 메울 때 W플러그(37) 내에 보이드(Void)가 발생하는 것을 방지할 수 있다(보이드의 발생확률을 작게 할 수 있다). 따라서, 배면게이트전극(15)과 W플러그(37)의 콘택트저항의 증가를 방지할 수 있다.
바꿔 말하면, 콘택트홀(접속공)의 개구를, 디바이스의 표면게이트전극 등의 다른 부분에의 콘택트와 동시에 행하는 것이 가능하게 된다. 즉, 결과적으로 본 발명에 의해, 배면게이트, SOI확산층, 표면게이트 각각에 대한 콘택트의 형성을 1회의 프로세스로 동시에 행하는 것이 가능하게 된다. 또, 배면게이트전극의 산화량과 콘택트의 형성이 서로 영향을 주지 않으므로 프로세스의 설계의 자유도가 증가한다.
또, 마스크 중심맞춤을 사용하여 Field부의 배면게이트전극(15)을 선택적으로 산화함으로써, SOI영역(10) 및 배면게이트전극(15)에의 콘택트영역 이외의 배면게이트전극영역에 두꺼운 산화막(31)을 형성하고 있다. 따라서, SOI층(10) 위에 형성된 희생산화막(23)을 에칭제거해도, 이 두꺼운 산화막(31)이 있으므로, 배면게이트전극(15)과 표면게이트전극(35)이 레이아웃상 겹치는 부분에서의 기생용량의 증가를 억제할 수 있다. 따라서, 반도체소자의 고속동작, 저소비전력화, 집적도의 더 한층의 향상 등에 기여하는 것이 가능하게 된다.
그리고, 상기 제1의 실시의 형태에 의한 반도체장치의 제조방법에서는, SOI영역(10) 및 배면게이트전극(15)에의 콘택트영역 이외의 배면게이트전극(15)의 영역에 두꺼운 산화막(31)을 형성하는 방법으로서 마스크 중심맞춤을 사용하고 있지만, 이 방법에 한정되는 것이 아니고, 그 밖의 방법, 예를 들면 SiO2등의 절연막을 전체면에 퇴적하여 SOI영역 및 콘택트영역만 레지스트를 개구한 후, 이 절연막의 에칭을 행하는 방법을 사용하는 것도 가능하다.
또, 상기 제1의 실시형태에 있어서 사용한 프로세스의 조건 등의 수치는, 모두 그 일예로서 반도체장치의 디자인·룰에 의해 적시(適時)설계변경이 가능하다.
또, 제1의 실시의 형태에서는, SOI형 반도체장치에서 그 내부에 구조물이 채워 넣어진 예로서 배면게이트전극에 대하여 설명하고 있지만, 이는 배면게이트전극 이외라도 되고, 배선층 등이라도 된다.
도 1 (B)에 나타낸 제2의 실시의 형태에 의한 반도체장치에 대해서도 제1의 실시의 형태에 의한 반도체장치의 제조방법과 거의 동일한 방법으로 제조할 수 있다.
제2의 실시의 형태에 의한 반도체장치에 의하면, 배면게이트전극(15)에 접속하는 W플러그(37)를 채워 넣기 위한 콘택트홀(41a)과, SOI층(10)에 접속하는 W플러그(37)를 채워 넣기 위한 콘택트홀(41b)을 동시에 개구해도, 콘택트홀(41a,41b)의 깊이가 거의 동일함으로써, 종래의 반도체장치와 같이 SOI층이 절삭되어 버리는 일이 없다. 따라서, SOI층(10)과 배면게이트전극(15) 각각에 대한 콘택트를 동시에 개구하는 것이 가능하게 된다.
그리고, 도 1 (B)에 나타낸 제2의 실시의 형태에서는, 배면게이트전극(15)에 대한 콘택트는, SOI확산층에 대한 콘택트보다도 배면게이트산화막(13)의 막 두께분만큼 깊은 곳에 형성하지 않으면 안되지만, 실제의 반도체장치를 제조하는 프로세스에 있어서는, 표면게이트산화막(33)을 형성하기 전에 희생산화막의 형성(예를 들면 두께 ∼30nm)과 그 Wet Etch(예를 들면 ∼36nm의 Etch량 ; 20% Over Etch)나 LDD Spacer (SiO2)Etch Back 시의 Over Etch 등으로 Field부분의 SiO2는, Total로 ∼50nm 정도는 절삭된다. 따라서, 실제의 콘택트 RIE 시에는, 이 배면게이트산화막의 두께분은 완전히 무시할 수 있다.
또, 전술한 제1 및 제2의 실시의 형태에 나타낸 반도체장치는 어디까지나 본 발명의 일예로서, 배면게이트전극의 초기의 막 두께 및 Field부에서 선택적으로 산화막을 성장시켰을 때의 산화막의 막 두께, 콘택트부에 형성해 두는 산화방지마스크의 사이즈 등은 모두 각각의 반도체장치 또는 디자인·룰에 의해 적시설계변경이 가능하다.
실시예 3 및 실시예 4
도 10 (A)은, 본 발명의 제3의 실시의 형태에 의한 반도체장치를 나타낸 단면도이다. 지지기판(B기판)(20)의 위에는 도시하지 않은 폴리실리콘막이 배설되어 있고, 이 폴리실리콘막의 위에는 층간 절연막(SiO2)(17)이 형성되어 있다. 이 층간 절연막(17) 위의 일부에는 반도체재료로 구성되는 구조물, 예를 들면 배면게이트전극(16)이 형성되어 있다. 이 배면게이트전극(16)은 Total 막 두께가 ∼300nm의 Poly Si으로 구성되어 있다. 배면게이트전극(16)의 Poly Si은 그 내부에 산소(O) 등의 불순물에 대한 확산방지층이 형성되어 있고, 이 확산방지층은 예를 들면 두께가 ∼2nm의 Si3N4막(18)에 의해 구성되어 있다. 따라서, 배면게이트전극(16)의 구조는, 상층이 두께 ∼200nm의 Poly Si, 중간층이 두께 ∼2nm의 Si3N4막(18), 하층이 두께 ∼100nm의 Poly Si으로 되어 있다.
배면게이트전극(16)의 위에는 배면게이트산화막(13)이 형성되어 있다. 배면게이트전극(16) 및 층간 절연막(17)의 위에는 두꺼운 산화막(31)이 형성되어 있다. 이 두꺼운 산화막(31)은, SOI층(10) 및 배면게이트전극(16)과 접속하기 위한 후술하는 콘택트홀(41a)의 형성영역 이외의 부분에 형성되어 있다.
배면게이트산화막(13)의 위에는 SOI층(10)이 형성되어 있고, SOI층(10)의 위에는 표면게이트산화막(33)이 형성되어 있다. 이 표면게이트산화막(33) 및 두꺼운 산화막(31)의 위에는 표면게이트전극(35)이 형성되어 있다.
이 표면게이트전극(35) 및 두꺼운 산화막(31)의 위에는 층간 절연막(41)이 배설되어 있다. 이 층간 절연막(41)에는, 배면게이트전극(16) 및 표면게이트전극(35) 각각과 접속하기 위한 콘택트홀(접속공)(41a,41b)이 배설되어 있다. 이들 콘택트홀(41a,41b) 내에는 W플러그(37)가 채워 넣어져 있고, W플러그(37) 및 층간 절연막(41)의 위에는 Al배선(39)이 형성되어 있다. 이로써, 한쪽의 Al배선(39)은 W플라그(37)를 통해 배면게이트전극(16)에 접속되어 있고, 다른 쪽의 Al배선(39)은 W플러그(37)를 통해 표면게이트전극(35)에 접속되어 있다.
다음에, 상기 반도체장치의 제조방법에 대하여 설명한다.
Total 막 두께가 ∼300nm인 Poly Si으로 구성되는 배면게이트전극(16)은, 접착 및 에치백 SOI기판을 형성하기 전에 채워 넣어진다. 접착 및 에치백 SOI기판 형성 후에, 이 배면게이트전극(16)은 Field부에 있어서 Poly Si의 막 두께로 ∼200nm 산화되고(이로써 산화막은 ∼400nm 성장함), 이 Field부에서의 배면게이트전극(16)의 나머지의 Poly Si의 막 두께는 ∼100nm로 된다. 단, 이 때의 SOI활성영역(10)이 산화되지 않도록, 이 부분에 산화방지마스크를 형성하고 나서 산화하고 있으므로, SOI층의 바로 아래의 부분에서는 Poly Si(배면게이트전극(16))의 막 두께는 초기의 ∼300nm로 된다.
한편, 배면게이트전극(16)에 대하여 표면측으로부터 콘택트를 형성하는 영역에 대해서도 산화방지마스크로 커버하여 배면게이트전극(16)의 산화를 행하므로, 이 부분의 Poly Si(배면게이트전극(16))은 ∼300nm의 막 두께로 된다.
그리고, 상기 제3의 실시의 형태에 의한 반도체장치의 배면게이트전극의 구조 및 그 각 막 구조는, 일예로서 목적으로 하는 반도체장치에 따라서는 설계변경이 가능하다.
도 10 (B)는, 본 발명의 제4의 실시의 형태에 의한 반도체장치를 나타낸 단면도이고, 도 10 (A)와 동일부분은 동일부호를 붙이고, 상이한 부분에 대하여 설명한다.
층간 절연막(41)에는, 배면게이트전극(16) 및 SOI층(10) 각각과 접속하기 위한 콘택트홀(접속공)(41a,41b)이 배설되어 있다. 이들 콘택트홀(41a,41b) 내에는 W플러그(37)가 채워 넣어져 있다. 이로써, 한쪽의 Al배선(39)은 W플러그(37)를 통해 배면게이트전극(16)에 접속되어 있고, 다른 쪽의 Al배선(39)은 W플러그(37)를 통해 SOI층(10)에 접속되어 있다.
도 11∼도 25는, 도 10 (A)에 나타낸 반도체장치의 제조방법을 나타낸 단면도이고, 도 11∼도 17은, 이 제조방법에 있어서의 SOI기판 제작 전(접착 전)의 제조공정을 나타낸 단면도이고, 도 18∼도 25는, 이 제조방법에 있어서의 SOI기판 제작 후(접착 후)의 제조공정을 나타낸 단면도이다.
먼저, 도 11에 나타낸 바와 같이, 실리콘기판(A기판)(1)의 위에 두께가 ∼10nm의 열산화막(SiO2)(3)을 성장시킨다. 그 후, SOI층의 형성영역의 위에는 포토 레지스트패턴(Photo Resist)(5)이 형성되고, 이 포토레지스트패턴(5)을 마스크로 하여 실리콘기판(1) 및 열산화막(3)을 RIE에 의해 이방성 에칭함으로써, 실리콘기판(1) 표면에는 ∼0.1㎛의 단차가 형성된다. 이 단차가 최종적인 SOI막 두께를 거의 결정한다.
그 후, 도 12에 나타낸 바와 같이, 포토레지스트패턴(5) 및 열산화막(3)이 제거된다. 다음에 실리콘기판(1) 표면의 상기한 에칭에 의한 대미지(damage)층을 제거하기 위해, 실리콘기판(1)의 표면상에 두께가 예를 들면 ∼30nm의 도시하지 않은 희생산화막을 성장시키고, 이 희생산화막이 모두 Wet Etch에 의해 제거된다. 그 후, 실리콘기판(1)의 위에는 두께가 예를 들면 ∼60nm의 배면게이트산화막(13)이 형성된다.
다음에, 도 13에 나타낸 바와 같이, 배면게이트산화막(13)의 위에는 배면게이트전극의 일부로서 두께가 ∼200nm의 Poly Si막(Doped Poly Si)(16a)이 퇴적된다.
그 후, 도 14에 나타낸 바와 같이, Poly Si막(16a)을 직접 질화함으로써, Poly Si막(16a)의 위에는 막 두께가 ∼2nm인 얇은 Si3N4막(18)이 형성된다. 이 때의 Si3N4막(18)의 형성조건(Poly Si의 질화조건)은, 예를 들면 RTA처리에 의해 NH3분위기중에서, 온도가 850°C, 처리시간이 60초이다.
다음에, 도 15에 나타낸 바와 같이, 얇은 Si3N4막(18)의 위에는 배면게이트전극의 일부인 두께가 ∼100nm인 나머지의 Poly Si막(16)이 퇴적된다.
그 후, 도 16에 나타낸 바와 같이, Poly Si막(16a,16b)로 이루어지는 배면게이트전극(16)의 위에는 포토레지스트패턴(Photo Resist)(7)이 배설되고, 이 포토레지스트패턴(7)을 마스크로 하여 배면게이트전극(16)를 에칭가공함으로써, 배면게이트전극의 패터닝이 행해진다.
다음에, 도 17에 나타낸 바와 같이, 포토레지스트패턴(7)이 제거되고, 배면게이트전극(16) 및 배면게이트산화막(13)의 위에는 SiO2로 이루어지는 층간 절연막(17)이 퇴적된다. 그 후, 이 층간 절연막(17)의 위에는 웨이퍼접착을 위한 Poly Si막(8)이 퇴적된다.
그 후, 접착법으로 SOI기판을 제작하는 다음과 같은 프로세스스텝이 실시된다. (a) 접착면의 평탄화 연마와 표면처리가 행해진다. Poly Si막(8)에는 평탄화하기 위한 연마가 행해지고, 이 평탄화된 Poly Si막(8)의 표면에는 지지기판(B기판)이 접착된다. (b) 접착된 기판 A 및 B에 어닐이 행해진다. (c) A기판의 연삭(硏削)이 행해진다. (d) A기판의 연마(스토퍼를 사용한 경우는 선택연마)가 행해진다. 즉, 도 18에 나타낸 바와 같이, 배면게이트산화막(13)을 스토퍼로 하여, A기판(1)을 배면측으로부터 선택연마함으로써, 배면게이트전극(16)인 구조물이 채워 넣어진 SOI층(10)을 가지는 접착SOI기판(반도체기판)(21)이 제작된다(도 18은 도 17과 상하가 역으로 묘사되고 있다). 그리고, 이 시점에서 소자분리가 되고 있다.
다음에, 도 19에 나타낸 바와 같이, SOI층(10)의 위에는 희생산화에 의해 두께가 예를 들면 ∼30nm의 희생산화막(Pad SiO2)(23)이 형성된다. 그 후, 이 희생산화막(23)의 위에는 두께가 예를 들면 ∼50nm의 폴리실리콘막(Pad Poly Si)(25)이 퇴적되고, 이 폴리실리콘막(25)의 위에는 두께가 ∼100nm의 실리콘질화막(Si3N4)(27)이 퇴적된다. 다음에, 이 실리콘질화막(27)의 위에는 포토레지스트막(29)이 배설된다. 이 포토레지스트막(29)은, SOI활성층(10) 위 및 배면게이트전극(16)에 있어서의 후술하는 W플러그(37)와 접속되는 부분 위에 산화방지마스크로 되는 실리콘질화막(27)을 남기기 위한 레지스트마스크패턴이다.
그 후, 도 20에 나타낸 바와 같이, 포토레지스트막(29)을 마스크로 하고, 실리콘질화막(27)이 폴리실리콘막(25)을 스토퍼로 하여 RIE에 의해 에칭된다. 다음에, 포토레지스트막(29)이 제거된다.
다음에, 도 21에 나타낸 바와 같이, 실리콘질화막(산화방지막)(27)을 마스크로 하여, 배면게이트전극(16)이 선택적으로 산화됨으로써, 배면게이트전극(16) 위에는 두꺼운 산화막(31)이 형성된다. 이 때, 먼저 폴리실리콘막(25)이 산화된 후, 희생산화로 증가한 배면게이트산화막을 통해, 배면게이트전극(16)이 산화하게 된다. 이 산화량은, 산화 후의 배면게이트전극의 잔여막 두께, 산화 후의 후술하는 HF계의 용액의 처리량에 의한 Field부에서의 산화막의 절삭 등을 감안하여 결정되지만, 여기서는, 배면게이트전극(16)중 불순물확산방지(산화 스토퍼)층인 Si3N4막(18)의 상부에 위치하는 두께 ∼200nm의 Poly Si막(16a)이 모두 산화된다. 이 때, Pad Poly Si(25)은 모두 산화되고 있으므로, Field부에서의 배면게이트전극(16) 위의 산화막 두께는 560nm 정도로 된다. {〔50nm(Pad Poly Si(25)의 두께)+200nm(배면게이트전극(16)의 소비량)〕× 2 + 60nm = 560nm}
그리고, 이 때의 산화조건은, 예를 들면, 온도가 950°C, 분위기가 H2/O2=5/5slm, 산화시간이 4시간20분이다. 단, 실제로는 이 산화조건보다도 긴 시간의 산화처리이면, 배면게이트전극(16)중에 형성된 산화 스토퍼층(18)에 의해 자동적으로 막 두께 방향의 산화의 진행이 스톱하게 되므로, 프로세스마진을 크게 취하는 것이 가능하게 된다. 즉, 이와 같이 프로세스마진을 크게 취한 산화처리를 행해도, 산화 스토퍼층(18)의 아래에 위치하는 막 두께 ∼100nm의 Field부의 배면게이트전극(16)은 산화되지 않고 남을 수 있다.
그 후, 도 22에 나타낸 바와 같이, 실리콘질화막(27)을 인산 Boil 등의 처리로 선택적으로 제거한 후, 폴리실리콘막(25)도 계속해서 등방성의 드라이에칭 등의 방법으로 제거한다.
다음에, 도 23에 나타낸 바와 같이, 희생산화막(23)이 HF계의 용액으로 제거된다. 이로써, SOI층(10)의 표면이 노출된다.
그 후, 도 24에 나타낸 바와 같이, SOI층(10)의 표면에는 표면게이트산화막(33)이 형성된다. 다음에, 이 표면게이트산화막(33) 및 두꺼운 산화막(31)의 위에는 Poly Si막이 퇴적되고, 이 Poly Si막을 가공함으로써 표면게이트산화막(33) 및 두꺼운 산화막(31)의 위에는 표면게이트전극(35)이 형성된다.
다음에, 도시하지 않은 LDD영역의 형성, LDD Spacer SiO2의 형성, 확산층의 형성 등을 행한다.
그 후, 도 25에 나타낸 바와 같이, 두꺼운 산화막(31) 및 표면게이트전극(35)의 위에는 층간 절연막(41)이 퇴적된다. 다음에, 이 층간 절연막(41)에는 접속공(콘택트홀)(41a,41b)이 형성되고, 이들 접속공(41a,41b) 내에는 W플러그(37)가 형성되고, W플러그(37) 및 층간 절연막(41)의 위에는 Al배선(39)이 형성된다. 이로써, 한쪽의 Al배선(39)은 W플러그(37)를 통해 표면게이트전극(35)과 접속되고, 다른 쪽의 Al배선(39)은 W플러그(37)를 통해 배면게이트전극(16)과 접속된다.
상기 제3의 실시의 형태에 의한 반도체장치의 제조방법에 의하면, 도 14에 나타낸 공정에서 Poly Si막(16a) 위에 Si3N4막(18)을 형성함으로써, SOI기판 내부에 채워 넣은 반도체로 구성되는 배면게이트전극(16)을 그 내부에 Si3N4막(18)을 포함하는 다층 구조로 하고, 이 Si3N4막(18)을 불순물에 대한 확산방지층으로 하고 있다. 그러므로, 고온으로 처리되는 일이 많은 웨이퍼접착프로세스를 경과해도, 배면게이트전극(16)의 Poly Si에 있어서의 Grain의 성장을 이 확산방지층에 의해 저해할 수 있다. 따라서, 종래 기술과 같이 그 Grain Boundary에 따라 산화가 이상하게 진행되는 일이 없고, 그 산화를 Si3N4막(18)으로 정지시킬 수 있다. 즉, Si3N4막(18)은, 도 21에 나타낸 공정에서 배면게이트전극(16)을 표면측으로부터 산화할 때의 산화 스토퍼로서 작용한다. 이 결과, 배면게이트전극이 도 27 (A)에 나타낸 바와 같이 부분적으로 박막화되는 것을 방지할 수 있고, 이로써, 국소적인 시트저항의 증대도 방지할 수 있다. 또한, 도 27 (B)에 나타낸 바와 같이 배면게이트가 단선되는 것도 방지할 수 있다. 이들은, 배면게이트전극의 제조상의 신뢰성의 향상, 수율의 향상, 반도체장치의 동작속도의 저하 억제, 반도체소자의 고속동작, 저소비 전력화, 집적도의 더 한층의 향상 등의 기여에 연결되어 진다.
또, 배면게이트전극(16)에 예를 들면 B를 도프한 p+Poly Si을 사용한 경우, 도 21에 나타낸 공정에서 배면게이트전극(16)을 표면측으로부터 산화하여 두꺼운 산화막(31)을 형성했을 때 도펀트인 B가 배면게이트전극(16)과 산화막(31)과의 계면에 석출(析出)되는 것을 확산방지층인 Si3N4막(18)에 의해 방지할 수 있다. 이로써, 완성된 배면게이트전극(16)이 그 Poly Si의 막 두께이면 본래 가지고 있을 시트저항 이상으로 그 완성된 시트저항 Rs가 증대해 버리는 것을 방지할 수 있다.
또, 배면게이트전극(16)의 내부에 산화 스토퍼로서 Si3N4막(18)을 형성하고 있다. 그러므로, 도 21의 공정에서 배면게이트전극(16)의 산화량을 산화시간 등의 프로세스조건으로 제어할 필요가 없고, 최초로 설정하는 배면게이트전극(16)의 다층막 구조에 의해 산화막(31)의 두께를 설정할 수 있다. 따라서, 프로세스마진을 향상시킬 수 있다.
또, 제3의 실시의 형태에 의한 반도체장치의 제조방법에 있어서도, 제1의 실시의 형태에 의한 반도체장치의 제조방법과 동일한 효과를 얻을 수 있다. 즉, Field부의 배면게이트전극을 선택적으로 산화하여 이 배면게이트전극 위에 두꺼운 산화막을 성장시켜도, 이 배면게이트전극에 대한 콘택트의 아스펙트비를 증대시키지 않고 콘택트를 개구할 수 있다.
그리고, 상기 제3의 실시의 형태에 의한 반도체장치의 제조방법에서는, 접착SOI기판(21)에 배면게이트전극(16)인 구조물이 채워 넣어져 있는 경우에 본 발명을 적용하고 있지만, 접착SOI기판(21)에 다른 구조물이 채워 넣어져 있는 경우에 본 발명을 적용하는 것도 가능하다. 예를 들면, 접착SOI기판(21)에 배선이 채워 넣어져 있는 경우에 본 발명을 적용하는 것도 가능하다. 이 경우는 배선의 단선이나 배선저항의 이상한 상승을 방지할 수 있어, 배선수율을 향상시킬 수 있다.
또, 상기 제3의 실시의 형태에 있어서 사용된 프로세스의 조건 등의 수치는, 모두 그 일예로서 반도체장치의 디자인·룰에 의해 적시설계변경이 가능하다.
도 10 (B)에 나타낸 제4의 실시의 형태에 의한 반도체장치에 대해서도 제3의 실시의 형태에 의한 반도체장치의 제조방법과 거의 동일한 방법으로 제조할 수 있다.
그리고, 상기 제3,4의 실시의 형태에서는, 배면게이트전극(16)인 Poly Si의 내부에 형성되는 불순물의 확산방지층으로서, 터널효과를 가지는 얇은 Si3N4막(18)을 사용하고 있지만, 이것은 불순물의 확산을 방지하는 효과가 있으면 다른 막을 사용하는 것도 가능하여, 예를 들면 얇은 SiON막을 사용하는 것도 가능하다.
또, 배면게이트전극(16)의 내부에 불순물의 확산방지층을 1층 형성하고 있지만, 배면게이트전극(16)의 내부에 불순물의 확산방지층을 2층 이상 형성하는 것도 가능하다.
또, 불순물에 대한 확산방지의 효과는 약해 지지만, Poly Si의 Grain 성장을 저해하는 얇은 SiO2막을 확산방지층으로서 사용하는 것도 가능하여, 이것으로도 어느 정도의 확산방지효과는 기대할 수 있다. 즉, 얇은 SiO2막을 사용하면, 표면게이트(35)측으로부터 배면게이트전극(16)인 Poly Si을 산화한 경우의 산화 스토퍼로서의 기능은 발휘하지 않지만, Poly Si의 입계(粒界)(Grain Boundary)에 따라 이상하게 빨리 산화막이 성장하는 것을 억제할 수 있다.
전술한 바와 같이, 본 발명에 의하면, Field부의 배면게이트전극을 선택적으로 산화하여 이 배면게이트전극 위에 두꺼운 산화막을 성장시켜도, 이 배면게이트전극에 대한 콘택트의 아스펙트비를 증대시키지 않고 콘택트를 개구할 수 있다. 또, 배면게이트전극 또는 구조물의 내부에 불순물의 확산방지층을 형성하고 있으므로, Field부의 배면게이트전극 또는 구조물을 선택적으로 산화하여 이 배면게이트전극 위 또는 구조물 위에 두꺼운 산화막을 성장시켜도, 배면게이트전극 또는 구조물의 단선 또는 시트저항의 증대를 억제할 수 있다.
전술한 바와 같이, 본 발명에 대하여 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않고, 이 기술분야에서 숙련된 자는 본 발명의 사상 및 범위를 일탈하지 않고 여러 가지 변경 및 변형을 가할 수 있다는 것을 알 수 있다.

Claims (15)

  1. 반도체재료로 구성되는 구조물이 매입된 SOI형 반도체장치로서, 이 구조물의 일부의 영역을 남겨, 이 구조물상에 선택적으로 성장시킨 산화막을 가지는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 구조물의 일부의 영역이, 매입된 구조물에 대한 콘택트형성영역인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 구조물이 배면게이트전극 또는 배선층인 것을 특징으로 하는 반도체장치.
  4. 반도체재료로 구성되는 구조물이 매입된, SOI층을 가지는 SOI기판과, 이 SOI층 및 이 구조물에 대하여 콘택트가 형성되는 영역 각각의 위에 형성된 산화방지막을 마스크로 하여 이 구조물을 선택산화함으로써, 이 구조물상에 형성된 두꺼운 산화막과,
    이 구조물, 이 SOI층 및 이 두꺼운 산화막의 위에 형성된 층간절연막과,
    이 층간절연막에 형성된, 최소한 상기 콘택트가 형성되는 영역상에 위치하는 접속공을 포함하는 복수의 접속공과를 구비하는 것을 특징으로 하는 반도체장치.
  5. SOI기판에 반도체재료로 구성되는 구조물을 매입한 SOI형 반도체장치의 제조방법으로서, 이 구조물의 일부의 영역 및 SOI활성층상에 산화방지막을 형성하는 공정과, 이 산화방지막을 마스크로 하여 이 구조물상에 산화막을 성장시키는 공정과, 이 SOI활성층상에 표면게이트전극을 형성하고, 그 위에 배선층을 형성하는 공정과로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 구조물의 일부의 영역이, 매입된 구조물에 대한 콘택트형성영역인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 구조물이 배면게이트전극 또는 배선층인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 반도체재료로 구성되는 구조물이 매입된, SOI층을 가지는 SOI기판을 준비하는 공정과, 이 SOI층 및 이 구조물에 대하여 콘택트가 형성되는 영역 각각의 위에 산화방지막을 형성하는 공정과, 이 산화방지막을 마스크로 하여 이 구조물을 선택산화함으로써, 이 구조물 상에 두꺼운 산화막을 형성하는 공정과, 이 산화방지막을 제거하는 공정과, 이 구조물, 이 SOI층 및 이 두꺼운 산화막의 위에 층간절연막을 형성하는 공정과, 이 층간절연막에, 최소한 상기 콘택트가 형성되는 영역상에 위치하는 접속공을 포함하는 복수의 접속공을 형성하는 공정과로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 반도체재료로 구성되는 구조물이 매입된 SOI형 반도체장치로서, 이 구조물중에 형성된 불순물의 확산방지층과, 이 확산방지층에 의해 이 구조물의 다른 영역으로부터 분리된 이 구조물의 한쪽의 영역을 남겨, 이 구조물 상에 선택적으로 성장시킨 산화막과를 구비하는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 확산방지층이 터널효과를 가지는 도전층인 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서, 상기 구조물이 배면게이트전극 또는 배선층인 것을 특징으로 하는 반도체장치.
  12. SOI기판에 반도체재료로 구성되는 구조물을 매입한 SOI형 반도체장치의 제조방법으로서, 이 구조물의 내부에 불순물의 확산방지층을 형성하는 공정과, 이 구조물의 일부의 영역 및 SOI활성층상에 산화방지막을 형성하는 공정과, 이 산화방지막을 마스크로 하고 이 확산방지층을 스토퍼로 하여 이 구조물 상에 산화막을 성장시키는 공정과로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 SOI활성층상에 표면게이트전극을 형성하고, 그 위에 배선층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제12항에 있어서, 상기 구조물의 일부의 영역이, 매입된 구조물에 대한 콘택트형성영역인 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제12항에 있어서, 상기 구조물이 배면게이트전극 또는 배선층인 것을 특징으로 하는 반도체장치의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3982218B2 (ja) * 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
US6664598B1 (en) * 2002-09-05 2003-12-16 International Business Machines Corporation Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
US6833569B2 (en) * 2002-12-23 2004-12-21 International Business Machines Corporation Self-aligned planar double-gate process by amorphization
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
US7205185B2 (en) * 2003-09-15 2007-04-17 International Busniess Machines Corporation Self-aligned planar double-gate process by self-aligned oxidation
TWI248681B (en) * 2004-03-29 2006-02-01 Imec Inter Uni Micro Electr Method for fabricating self-aligned source and drain contacts in a double gate FET with controlled manufacturing of a thin Si or non-Si channel
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
FR2912548A1 (fr) * 2007-06-05 2008-08-15 Commissariat Energie Atomique Realisation de contacts compacts pour des transistors a double grilles auto-alignees.
US8946819B2 (en) 2013-05-08 2015-02-03 Globalfoundries Singapore Pte. Ltd. Silicon-on-insulator integrated circuits with local oxidation of silicon and methods for fabricating the same
CN106571389B (zh) * 2015-10-10 2020-08-07 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9997606B2 (en) 2016-09-30 2018-06-12 International Business Machines Corporation Fully depleted SOI device for reducing parasitic back gate capacitance

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5143862A (en) * 1990-11-29 1992-09-01 Texas Instruments Incorporated SOI wafer fabrication by selective epitaxial growth
JPH04307972A (ja) * 1991-04-05 1992-10-30 Fujitsu Ltd 半導体装置の製造方法
JPH0521797A (ja) * 1991-07-11 1993-01-29 Fujitsu Ltd 半導体装置及びその製造方法
EP0543361B1 (en) * 1991-11-20 2002-02-27 Canon Kabushiki Kaisha Method of manufacturing a semiconductor device
US5612552A (en) * 1994-03-31 1997-03-18 Lsi Logic Corporation Multilevel gate array integrated circuit structure with perpendicular access to all active device regions
JPH0832039A (ja) * 1994-07-12 1996-02-02 Nippondenso Co Ltd 半導体装置およびその製造方法
US5525531A (en) * 1995-06-05 1996-06-11 International Business Machines Corporation SOI DRAM with field-shield isolation
KR0176202B1 (ko) * 1996-04-09 1999-04-15 김광호 에스.오.아이형 트랜지스터 및 그 제조방법

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