JPH0521797A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0521797A JPH0521797A JP3170292A JP17029291A JPH0521797A JP H0521797 A JPH0521797 A JP H0521797A JP 3170292 A JP3170292 A JP 3170292A JP 17029291 A JP17029291 A JP 17029291A JP H0521797 A JPH0521797 A JP H0521797A
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- gate
- electrode
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- mosfet
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Abstract
(57)【要約】 （修正有）
【目的】 ダブルゲートMOSFETの改良に関し、製造工程
の複雑化を招くことなしに, 高集積化に適した, しかも
トランジスタ特性を制御することが可能な, ダブルゲー
トMOSFET集積回路及びその製造方法を提供することを目
的とする。 【構成】 材料の異なる表面のゲート(FG)電極１３，１
４と背面のゲート(BG)電極１１，１２を有するダブルゲ
ートMOSFET及び, それらより成るCMOSFET 集積回路, 並
びにそれらの製造方法より構成される。
の複雑化を招くことなしに, 高集積化に適した, しかも
トランジスタ特性を制御することが可能な, ダブルゲー
トMOSFET集積回路及びその製造方法を提供することを目
的とする。 【構成】 材料の異なる表面のゲート(FG)電極１３，１
４と背面のゲート(BG)電極１１，１２を有するダブルゲ
ートMOSFET及び, それらより成るCMOSFET 集積回路, 並
びにそれらの製造方法より構成される。
Description
【０００１】
【産業上の利用分野】本発明は，ダブルゲートMOSFETの
改良に関する。従来，シリコン基板を用いたMOSFETにお
いて, MOSFETの閾値電圧は, チャネル部の不純物, 即
ち, n チャネルMOSFET( NMOSFET)の場合, 硼素(B) 等の
p型不純物, p チャネルMOSFET(PMOSFET)の場合には燐
(P), 砒素(As)等 n型不純物の濃度によって制御されて
いる。即ち,閾値電圧を上げる場合には, これらの不純
物濃度を大きくし, 逆に下げる場合にはこれらの不純物
濃度を小さくする。(PMOSの場合の閾値電圧は, NMOSの
閾値電圧に対して極性が反対である。
改良に関する。従来，シリコン基板を用いたMOSFETにお
いて, MOSFETの閾値電圧は, チャネル部の不純物, 即
ち, n チャネルMOSFET( NMOSFET)の場合, 硼素(B) 等の
p型不純物, p チャネルMOSFET(PMOSFET)の場合には燐
(P), 砒素(As)等 n型不純物の濃度によって制御されて
いる。即ち,閾値電圧を上げる場合には, これらの不純
物濃度を大きくし, 逆に下げる場合にはこれらの不純物
濃度を小さくする。(PMOSの場合の閾値電圧は, NMOSの
閾値電圧に対して極性が反対である。
【０００２】しかし,近年, 薄膜SOI (semiconductor on
insulator)基板を用いたMOSFETの開発が進む中で, 最
大空乏層幅は薄膜化によりSOI基板の厚さによって制限
されてくるために，MOSFETの閾値電圧が低下する傾向に
ある。閾値電圧が低下するとMOSFETが常時オン状態にな
って消費電流の増加を招くために, 閾値電圧の低下を防
ぐ工夫が必要である。
insulator)基板を用いたMOSFETの開発が進む中で, 最
大空乏層幅は薄膜化によりSOI基板の厚さによって制限
されてくるために，MOSFETの閾値電圧が低下する傾向に
ある。閾値電圧が低下するとMOSFETが常時オン状態にな
って消費電流の増加を招くために, 閾値電圧の低下を防
ぐ工夫が必要である。
【０００３】閾値電圧を上げるためにチャネル部の不純
物濃度を大きくする方法は, そのためにチャネル部のキ
ャリア移動度や耐圧の低下がもたらされるなど, 素子特
性へのデメリットが大きい。従って不純物濃度によって
閾値を制御することは困難になってきた。
物濃度を大きくする方法は, そのためにチャネル部のキ
ャリア移動度や耐圧の低下がもたらされるなど, 素子特
性へのデメリットが大きい。従って不純物濃度によって
閾値を制御することは困難になってきた。
【０００４】
【従来の技術】最近では, ゲート電極の材料を変えるこ
とによって閾値電圧の制御を行おうとする動きがでてい
る。 (例えば, 特開平 H01-286366, 出願日 昭63年5
月12日西村 正, 楠 茂, 山口 泰男, にも記載があ
る。) これは, MOSFETの閾値電圧が, ゲート電極と半導
体基板の仕事関数の差に依存する事実を利用している。
即ち, NMOSの場合, ゲート電極の材料としてp 型ポリシ
リコン(Si)を用い, PMOSの場合, ゲート電極の材料とし
てn 型ポリSiを用いることにより閾値電圧を0 Volt以上
とするものである。
とによって閾値電圧の制御を行おうとする動きがでてい
る。 (例えば, 特開平 H01-286366, 出願日 昭63年5
月12日西村 正, 楠 茂, 山口 泰男, にも記載があ
る。) これは, MOSFETの閾値電圧が, ゲート電極と半導
体基板の仕事関数の差に依存する事実を利用している。
即ち, NMOSの場合, ゲート電極の材料としてp 型ポリシ
リコン(Si)を用い, PMOSの場合, ゲート電極の材料とし
てn 型ポリSiを用いることにより閾値電圧を0 Volt以上
とするものである。
【０００５】SOI 基板薄膜化の傾向は又, MOSFETの電流
駆動能力を低下させる。これを防止するために, ポリSi
をゲート電極材料として用い, 素子基板の両面にゲート
電極を備えたダブルゲート型MOSFETの開発が進められて
いる。
駆動能力を低下させる。これを防止するために, ポリSi
をゲート電極材料として用い, 素子基板の両面にゲート
電極を備えたダブルゲート型MOSFETの開発が進められて
いる。
【０００６】
【発明が解決しようとする課題】しかし基板の表面と背
面の両面において複数のゲート電極を用いることは, 例
えば, CMOS回路を形成するためには, 異なるゲート電極
材料を形成するための不純物ドーピング工程が余分に必
要となる。
面の両面において複数のゲート電極を用いることは, 例
えば, CMOS回路を形成するためには, 異なるゲート電極
材料を形成するための不純物ドーピング工程が余分に必
要となる。
【０００７】又, NMOSとPMOSのゲート電極の接続を他の
配線層を介して行う必要があり, 所要面積の増加や, 基
板上下の電極間の接続を行うためのエッチング工程の増
加を生じることが問題である。
配線層を介して行う必要があり, 所要面積の増加や, 基
板上下の電極間の接続を行うためのエッチング工程の増
加を生じることが問題である。
【０００８】又, 基板の両面にゲート電極を形成するた
めに, ゲート間の位置合わせが必要であるが, その両面
のゲート長が等しい場合には, 精密なゲート間の位置合
わせが困難である。その結果, MOSFET特性の変動が生じ
る。
めに, ゲート間の位置合わせが必要であるが, その両面
のゲート長が等しい場合には, 精密なゲート間の位置合
わせが困難である。その結果, MOSFET特性の変動が生じ
る。
【０００９】そこで，本発明は, 製造工程の複雑化を招
くことなしに, 高集積化に適した,しかもトランジスタ
特性を制御することが可能な, ダブルゲートMOSFET集積
回路及びその製造方法を提供することを目的とする。
くことなしに, 高集積化に適した,しかもトランジスタ
特性を制御することが可能な, ダブルゲートMOSFET集積
回路及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題は,材料の異な
る表面のゲート(FG)電極と背面のゲート(BG)電極を有す
るダブルゲートMOSFET 及び,n 型ポリSiより成るBG電
極と,背面においてBG電極と接続されるS/D 拡散層と, p
型ポリSiのみ, 或いはp 型ポリSiとn 型ポリSiの両方
より成るFG電極とを有するCMOSFET 集積回路,p 型ポリS
iより成るBG電極と, 背面においてBG電極と接続されるS
/D 拡散層と, n 型ポリSiのみ, 或いはp 型ポリSiとn
型ポリSiの両方より成るFG電極とを有するCMOSFET 集積
回路,並びに，Si基板上に成長したゲート酸化膜に, 一
部ゲート電極とS/D拡散層のコンタクトのための開口部
設けて，その全面に堆積したポリSi膜に, 不純物を導入
して後パターニングしBG電極を形成する工程と,該BG電
極を埋め込んで, 絶縁膜のみと, 絶縁膜と貼り合わせポ
リSi膜の組, の中, 一方の膜を堆積し，次いで, 該堆積
膜を平坦化して後, 支持基板を貼り合わせる工程と,Si
基板を研磨して厚さを300nm 以下にし，素子領域と素子
分離領域を形成して後, ゲート酸化膜を成長し,表面及
び背面ゲート電極間のコンタクトホールを開口後, その
上にポリSi層を成長させ,これに不純物を導入し，これ
をパターニングしてFG電極を形成する工程と,ソース /
ドレイン拡散層の形成のために, 不純物を導入する工程
とを有する前記半導体装置の製造方法によって解決され
る。
る表面のゲート(FG)電極と背面のゲート(BG)電極を有す
るダブルゲートMOSFET 及び,n 型ポリSiより成るBG電
極と,背面においてBG電極と接続されるS/D 拡散層と, p
型ポリSiのみ, 或いはp 型ポリSiとn 型ポリSiの両方
より成るFG電極とを有するCMOSFET 集積回路,p 型ポリS
iより成るBG電極と, 背面においてBG電極と接続されるS
/D 拡散層と, n 型ポリSiのみ, 或いはp 型ポリSiとn
型ポリSiの両方より成るFG電極とを有するCMOSFET 集積
回路,並びに，Si基板上に成長したゲート酸化膜に, 一
部ゲート電極とS/D拡散層のコンタクトのための開口部
設けて，その全面に堆積したポリSi膜に, 不純物を導入
して後パターニングしBG電極を形成する工程と,該BG電
極を埋め込んで, 絶縁膜のみと, 絶縁膜と貼り合わせポ
リSi膜の組, の中, 一方の膜を堆積し，次いで, 該堆積
膜を平坦化して後, 支持基板を貼り合わせる工程と,Si
基板を研磨して厚さを300nm 以下にし，素子領域と素子
分離領域を形成して後, ゲート酸化膜を成長し,表面及
び背面ゲート電極間のコンタクトホールを開口後, その
上にポリSi層を成長させ,これに不純物を導入し，これ
をパターニングしてFG電極を形成する工程と,ソース /
ドレイン拡散層の形成のために, 不純物を導入する工程
とを有する前記半導体装置の製造方法によって解決され
る。
【００１１】
【作用】ダブルゲート型のFG, BG電極を互いに反対の導
電型の電極材料により構成すると, 表面と背面それぞれ
のポリSiの導電型が単一であることにより, 背面におけ
るBG電極材料を用いた配線を容易にすることができる。
又, BG用ポリSiを導電型の同じS/D 拡散層と背面におい
て直接コンタクトさせ, S/D 拡散層の表面側において配
線を行うことにより, FG, BG電極に対する直接コンタク
トの数を減少させることができる。
電型の電極材料により構成すると, 表面と背面それぞれ
のポリSiの導電型が単一であることにより, 背面におけ
るBG電極材料を用いた配線を容易にすることができる。
又, BG用ポリSiを導電型の同じS/D 拡散層と背面におい
て直接コンタクトさせ, S/D 拡散層の表面側において配
線を行うことにより, FG, BG電極に対する直接コンタク
トの数を減少させることができる。
【００１２】本構造をCMOSFET 回路に適用する場合，CM
OSFET 回路にそれぞれのゲート電極であるポリSi形成後
の不純物導入工程が減少する。又, CMOSFET 回路におい
てはNMOSFET とPMOSFET のゲート電極を一体とすること
が可能になり, 従って, NMOSFETとPMOSFET のゲートの
それぞれにコンタクトを設ける必要がなくなる。これ
は, 本構造が高集積化に適している点である。
OSFET 回路にそれぞれのゲート電極であるポリSi形成後
の不純物導入工程が減少する。又, CMOSFET 回路におい
てはNMOSFET とPMOSFET のゲート電極を一体とすること
が可能になり, 従って, NMOSFETとPMOSFET のゲートの
それぞれにコンタクトを設ける必要がなくなる。これ
は, 本構造が高集積化に適している点である。
【００１３】BGとFGのゲート長が等しくない構造のMOSF
ETを製造する場合, BGとFGの位置合わせは, BGとFGのゲ
ート長が等しい場合に比べて容易である。又, この場
合,BGのFET とFGのFET のそれぞれの閾値電圧は異なる
から, BGとFGのゲート長の相対的配置関係によってFET
の特性を制御することが可能になる。
ETを製造する場合, BGとFGの位置合わせは, BGとFGのゲ
ート長が等しい場合に比べて容易である。又, この場
合,BGのFET とFGのFET のそれぞれの閾値電圧は異なる
から, BGとFGのゲート長の相対的配置関係によってFET
の特性を制御することが可能になる。
【００１４】更に, 一方のゲートをマスクにしてS/D 拡
散層形成のための不純物導入を行うことにより, 他方の
ゲートに対してオーバラップ, 或いはオフセット構造を
形成することができる。このように,ゲート電極材料,
ゲート長, ゲート構造を組合せることにより, 特性の異
なるMOSFETを形成することができる。
散層形成のための不純物導入を行うことにより, 他方の
ゲートに対してオーバラップ, 或いはオフセット構造を
形成することができる。このように,ゲート電極材料,
ゲート長, ゲート構造を組合せることにより, 特性の異
なるMOSFETを形成することができる。
【００１５】
【実施例】本発明の実施例について以下に図を参照しな
がら説明する。 第1 実施例 図1 は, 本発明を適用したNMOSFETの構造を模式的に示
す図である。
がら説明する。 第1 実施例 図1 は, 本発明を適用したNMOSFETの構造を模式的に示
す図である。
【００１６】図1(a)において, 1 はMOSFETが形成される
p 型単結晶Si層, 2 はゲート酸化膜, 3 は貼り合わせ用
ポリSi膜, 4 は支持基板となるSi基板, 5 はPSG 膜, 6
はAl配線, 11, 12はn 型ポリSiのBG電極, 13, 14はp 型
ポリSiのFG電極である。
p 型単結晶Si層, 2 はゲート酸化膜, 3 は貼り合わせ用
ポリSi膜, 4 は支持基板となるSi基板, 5 はPSG 膜, 6
はAl配線, 11, 12はn 型ポリSiのBG電極, 13, 14はp 型
ポリSiのFG電極である。
【００１７】図中, n + で示されたNMOSFET のS/D 拡散
層の一つは, 背面においてn 型ポリSiのBG電極に連なる
n 型ポリSi配線に接続されている。図1(b)は, MOSFETの
レイアウト図の一部で, 図中, AA' による切断の断面図
が図1(a)となる。
層の一つは, 背面においてn 型ポリSiのBG電極に連なる
n 型ポリSi配線に接続されている。図1(b)は, MOSFETの
レイアウト図の一部で, 図中, AA' による切断の断面図
が図1(a)となる。
【００１８】図2 は, 図1 のNMOSFET を製造する工程の
主要ステップを説明する図である。図2(a)に示されるよ
うに, ボロン( B)濃度が1014乃至1015cm-3で, 厚さが10
00nm以下であるp 型単結晶Si基板1 上に, 厚さ20nmのゲ
ート酸化膜2 を成長し，一部ゲート電極とS/D拡散層の
コンタクトのために, ゲート酸化膜2 に開口部10を設け
る。その全面に厚さ300nm のポリSi膜を堆積し, 次いで
そのポリSi膜中に例えばイオン注入法により濃度1021乃
至1022cm-3の燐(P) を導入する。このポリSi膜をパター
ニングしBG 11, BG 12を形成する。この時, BG 12 は開
口部10によりS/D拡散層とコンタクトしている。BG 11,
BG 12の表面を酸化し( 厚さ20nm),その上とゲート酸化
膜2 の上に厚さ500nm のCVD SiO2膜を堆積し，更にその
上に厚さ2000nmの貼り合わせ用ポリSi膜3 を成長する。
次いで, ポリSi膜3 を研磨によって平坦化し, 支持基板
となるSi基板4 と通常の方法によって貼り合わせる。
主要ステップを説明する図である。図2(a)に示されるよ
うに, ボロン( B)濃度が1014乃至1015cm-3で, 厚さが10
00nm以下であるp 型単結晶Si基板1 上に, 厚さ20nmのゲ
ート酸化膜2 を成長し，一部ゲート電極とS/D拡散層の
コンタクトのために, ゲート酸化膜2 に開口部10を設け
る。その全面に厚さ300nm のポリSi膜を堆積し, 次いで
そのポリSi膜中に例えばイオン注入法により濃度1021乃
至1022cm-3の燐(P) を導入する。このポリSi膜をパター
ニングしBG 11, BG 12を形成する。この時, BG 12 は開
口部10によりS/D拡散層とコンタクトしている。BG 11,
BG 12の表面を酸化し( 厚さ20nm),その上とゲート酸化
膜2 の上に厚さ500nm のCVD SiO2膜を堆積し，更にその
上に厚さ2000nmの貼り合わせ用ポリSi膜3 を成長する。
次いで, ポリSi膜3 を研磨によって平坦化し, 支持基板
となるSi基板4 と通常の方法によって貼り合わせる。
【００１９】図2(b)に示されるように, 貼り合わせ基板
の上下を反転し，Si基板1 を研磨して, 厚さを300nm 以
下にする。Si基板1 の表面に, 厚さ150nm の CVD SiNx
層を堆積し, これをパターニングする。このパターニン
グされたSiN x 層をマスクとして異方性エッチングによ
りSi基板1 をエッチングし, 素子領域と素子分離領域を
形成して後, 厚さ20nmのゲート酸化膜15を成長する。表
面と背面ゲート電極間のコンタクトホールを開口後, そ
の上に厚さ300nm のポリSi層16( 図示せず)を成長させ
る。このポリSi層16の中にイオン注入法により濃度1020
乃至1021cm -3 のB を導入し，これをパターニングして
FG 13, FG 14を形成する。次いで, スルー酸化の後, n
型ソース /ドレイン拡散層の形成のために, 濃度が1019
乃至1020cm -3 のP を導入する。
の上下を反転し，Si基板1 を研磨して, 厚さを300nm 以
下にする。Si基板1 の表面に, 厚さ150nm の CVD SiNx
層を堆積し, これをパターニングする。このパターニン
グされたSiN x 層をマスクとして異方性エッチングによ
りSi基板1 をエッチングし, 素子領域と素子分離領域を
形成して後, 厚さ20nmのゲート酸化膜15を成長する。表
面と背面ゲート電極間のコンタクトホールを開口後, そ
の上に厚さ300nm のポリSi層16( 図示せず)を成長させ
る。このポリSi層16の中にイオン注入法により濃度1020
乃至1021cm -3 のB を導入し，これをパターニングして
FG 13, FG 14を形成する。次いで, スルー酸化の後, n
型ソース /ドレイン拡散層の形成のために, 濃度が1019
乃至1020cm -3 のP を導入する。
【００２０】図2(c)に示されるように, 層間絶縁膜とし
て, 厚さ1000nmのPSG 膜5 を, FG 13, FG 14を埋め込ん
で堆積し, 次いでこのPSG 膜5 に開口を設ける。この全
面に厚さ1000nmのAl層を堆積し, これをパターニングし
てAl配線6 を形成する。これによってn 型ソース /ドレ
イン拡散層と, p 型ポリSiより成るFGが接続される。
て, 厚さ1000nmのPSG 膜5 を, FG 13, FG 14を埋め込ん
で堆積し, 次いでこのPSG 膜5 に開口を設ける。この全
面に厚さ1000nmのAl層を堆積し, これをパターニングし
てAl配線6 を形成する。これによってn 型ソース /ドレ
イン拡散層と, p 型ポリSiより成るFGが接続される。
【００２１】第2 の実施例
第1 の実施例における構造をCMOSFET 回路に適用したも
のである。図3 において, 左側のCMOS インバータの出
力を右側のインバータの入力としている。
のである。図3 において, 左側のCMOS インバータの出
力を右側のインバータの入力としている。
【００２２】図3(a)は, 背面における配線状態を基板上
方より見た図である。BG電極にp 型ポリSiを用いてお
り, 左側インバータのPMOS出力より直接右側の p型ポリ
Siより成るBGに接続している。
方より見た図である。BG電極にp 型ポリSiを用いてお
り, 左側インバータのPMOS出力より直接右側の p型ポリ
Siより成るBGに接続している。
【００２３】図3(b)は, 表面における配線状態を基板上
方より見た図である。FGにn 型ポリSiを用いており, 左
側インバータのPMOSFET とNMOSFET 出力を接続するAl配
線より右側のn 型ポリSiより成るFGに接続している。
方より見た図である。FGにn 型ポリSiを用いており, 左
側インバータのPMOSFET とNMOSFET 出力を接続するAl配
線より右側のn 型ポリSiより成るFGに接続している。
【００２４】図3(c)は, 図3(a), 3(b)のAA' による切断
のNMOSFET の断面を示す図である。図3(d)は, 図3(a),
3(b)のBB' による切断のPMOSFET の断面を示す図であ
る。本実施例におけるCMOSFET 回路を製造する工程は第
1 の実施例における工程と基本的には同様であるがCMOS
FET であるためにソース /ドレイン拡散層形成のために
不純物導入の回数が多くなる。
のNMOSFET の断面を示す図である。図3(d)は, 図3(a),
3(b)のBB' による切断のPMOSFET の断面を示す図であ
る。本実施例におけるCMOSFET 回路を製造する工程は第
1 の実施例における工程と基本的には同様であるがCMOS
FET であるためにソース /ドレイン拡散層形成のために
不純物導入の回数が多くなる。
【００２５】第３の実施例
図4 は, 本発明が適用されたNMOSFET の構造を模式的に
示す図である。図4(a)は, NMOSFET のBG電極がn 型ポリ
Siであり, FG電極がp 型ポリSiの構造になっている。 n
+ で記された領域はS/D 拡散層を示す。ここで, BGの
長さは, FGの長さより小さく, 且つ, それぞれのゲート
の中心が対向して配置されている。ゲート電圧(VG )
が, n 型ポリSiの閾値電圧( V TNP ) 及びp 型ポリSiの
閾値電圧( V TPP ) よりも小さい場合には, FGもBGもと
もにオフ状態になり，V TN P 及び V TPP よりも大きい
場合には，FGもBGもともにオン状態になる。 VG が,
V TNP よりは大きく, V TPP よりは小さい場合には, ゲ
ート中央では n型ポリSi側, 即ちBG側では反転してオン
状態になるが, ( 図中, C で示されている)ゲートの両
端部では p型ポリSiゲートのみであるために, チャネル
は形成されない。
示す図である。図4(a)は, NMOSFET のBG電極がn 型ポリ
Siであり, FG電極がp 型ポリSiの構造になっている。 n
+ で記された領域はS/D 拡散層を示す。ここで, BGの
長さは, FGの長さより小さく, 且つ, それぞれのゲート
の中心が対向して配置されている。ゲート電圧(VG )
が, n 型ポリSiの閾値電圧( V TNP ) 及びp 型ポリSiの
閾値電圧( V TPP ) よりも小さい場合には, FGもBGもと
もにオフ状態になり，V TN P 及び V TPP よりも大きい
場合には，FGもBGもともにオン状態になる。 VG が,
V TNP よりは大きく, V TPP よりは小さい場合には, ゲ
ート中央では n型ポリSi側, 即ちBG側では反転してオン
状態になるが, ( 図中, C で示されている)ゲートの両
端部では p型ポリSiゲートのみであるために, チャネル
は形成されない。
【００２６】図4(b)は, NMOSFET のBG電極がp 型ポリSi
であり, FG電極がn 型ポリSiの構造になっている。ここ
で, BGの長さは, FGの長さより小さく, 且つ, それぞれ
のゲートの中心が対向して配置されている。V G が, V
TNP 及び V TPP よりも小さい場合には, FGもBGも共
にオフ状態になり，V TNP 及び V TPP よりも大きい場
合には，FGもBGも共にオン状態になる。 VG が, V
TNP よりは大きく, V TP P よりは小さい場合には, ゲー
ト全長において n型ポリSi側, 即ちFG側では反転してオ
ン状態になるが, ( 図中, C で示されている)ゲートの
中央部のp型ポリSi側, 即ち, BG側ではチャネルは形成
されない。従って, 全体として流れる電流が制御でき
る。
であり, FG電極がn 型ポリSiの構造になっている。ここ
で, BGの長さは, FGの長さより小さく, 且つ, それぞれ
のゲートの中心が対向して配置されている。V G が, V
TNP 及び V TPP よりも小さい場合には, FGもBGも共
にオフ状態になり，V TNP 及び V TPP よりも大きい場
合には，FGもBGも共にオン状態になる。 VG が, V
TNP よりは大きく, V TP P よりは小さい場合には, ゲー
ト全長において n型ポリSi側, 即ちFG側では反転してオ
ン状態になるが, ( 図中, C で示されている)ゲートの
中央部のp型ポリSi側, 即ち, BG側ではチャネルは形成
されない。従って, 全体として流れる電流が制御でき
る。
【００２７】第4 の実施例
図5 は, FG, BGの長さと共に, ソース/ ドレイン拡散層
形成領域を変化させた構造を示す。
形成領域を変化させた構造を示す。
【００２８】図5(a)は, 図4(a)に示されたダブルゲート
MOSFET構造を形成する際, S/D拡散層形成のための不純
物導入をゲート長の大きい側, 即ちFG側より行い, ゲー
ト長の小さい側, 即ちBG側に対してオフセット構造にす
ることができる。 このように, n 型ポリSiゲートに対
してオフセット構造にすることにより, V TNP を増加さ
せることができる。
MOSFET構造を形成する際, S/D拡散層形成のための不純
物導入をゲート長の大きい側, 即ちFG側より行い, ゲー
ト長の小さい側, 即ちBG側に対してオフセット構造にす
ることができる。 このように, n 型ポリSiゲートに対
してオフセット構造にすることにより, V TNP を増加さ
せることができる。
【００２９】図5(b)は, 図4(b)に示されたダブルゲート
MOSFET構造を形成する際, S/D拡散層形成のための不純
物導入をゲート長の小さい側, 即ちBG側より行い, ゲー
ト長の大きい側, 即ちFG側に対してオーバーラップ構造
にすることができる。このように, n 型ポリSiゲートに
対してオーバーラップ構造にすることにより, V TNP を
減少させることができる。
MOSFET構造を形成する際, S/D拡散層形成のための不純
物導入をゲート長の小さい側, 即ちBG側より行い, ゲー
ト長の大きい側, 即ちFG側に対してオーバーラップ構造
にすることができる。このように, n 型ポリSiゲートに
対してオーバーラップ構造にすることにより, V TNP を
減少させることができる。
【００３０】このようにして, V TNP を増減することに
より所期の素子特性を得ることができる。
より所期の素子特性を得ることができる。
【００３１】
【発明の効果】本発明により，製造工程の複雑化を招く
ことなしに，高集積化に適した, しかもトランジスタ特
性を制御することが可能な, ダブルゲートMOSFET集積回
路及びその製造方法が提供される。その結果，半導体素
子の高集積化の推進に寄与するところが大きい。
ことなしに，高集積化に適した, しかもトランジスタ特
性を制御することが可能な, ダブルゲートMOSFET集積回
路及びその製造方法が提供される。その結果，半導体素
子の高集積化の推進に寄与するところが大きい。
【図１】 本発明による第１の実施例で, NMOSFET の構
造を示す図
造を示す図
【図２】 本発明による第１の実施例で, NMOSFET製造
工程の主要ステップを示す図
工程の主要ステップを示す図
【図３】 本発明による第２の実施例図
【図４】 本発明による第３の実施例図
【図５】 本発明による第４の実施例図
1 単結晶Si基板
2, 15 ゲート酸化膜
3 ポリSi層
4 支持基板
5 PSG 膜
6 Al配線
11, 12 BG電極
13, 14 FG電極
Claims (5)
- 【請求項１】 半導体基板の表面と背面の両面にゲート
電極を持つダブルゲートMOSFETにおいて,材料の異なる
表面ゲート(FG)電極と背面ゲート(BG)電極を有すること
を特徴とする半導体装置。 - 【請求項２】 半導体基板の表面と背面の両面にゲート
電極を持つダブルゲート pチャネルMOSFET及びダブルゲ
ートn チャネルMOSFETにより構成される相補型MOSFETに
おいて, 第一の導電型ポリシリコンより成る第一の導電型チャネ
ルMOSFET及び,第二の導電型チャネルMOSFETのBG電極と, 該BG電極と一体になるように,背面において接続されて
いる第一の導電型チャネルMOSFETにおける第一の導電型
拡散層と, 第一の導電型ポリシリコンと第二の導電型ポリシリコン
の中の, 少なくとも一方から成るFG電極とを有すること
を特徴とする半導体装置。 - 【請求項３】 前記, 両導電型MOSFETはそれぞれ, 長さ
の等しくない, 第一の導電型ポリシリコン側ゲートと第
二の導電型ポリシリコン側ゲートを有することを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 前記，MOSFETのゲート長の大きいゲート
と小さいゲートはそれぞれの中心が対向するように配置
され, ソース拡散層とドレイン拡散層に挟まれた中間領
域の長さは, 大きいゲート長と小さいゲート長の中の一
方に等しいことを特徴とする請求項３記載の半導体装
置。 - 【請求項５】 半導体基板の表面と背面の両面にゲート
電極を持つダブルゲートMOSFETの製造方法において， Si基板上に成長したゲート酸化膜に, 一部ゲート電極と
S/D拡散層のコンタクトのための開口部設け，その全面
に堆積したポリSi膜に不純物を導入して後パターニング
してBG電極を形成する工程と, 該BG電極を埋め込んで, 絶縁膜のみと, 絶縁膜と貼り合
わせポリSi膜の組の中, 一方の膜を堆積し，次いで, 該
堆積膜を平坦化して後, 支持基板を貼り合わせる工程
と, 該Si基板を所定の厚さに研磨し, 素子領域と素子分離領
域を形成して後,ゲート酸化膜を成長し,表面及び背面ゲ
ート電極間のコンタクトホールを開口後,その全面に堆
積したポリSi層に不純物を導入して後, パターニングし
てFG電極を形成する工程と, ソース /ドレイン拡散層の形成のために, 不純物を導入
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170292A JPH0521797A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170292A JPH0521797A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521797A true JPH0521797A (ja) | 1993-01-29 |
Family
ID=15902258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170292A Withdrawn JPH0521797A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521797A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670765A (en) * | 1995-04-28 | 1997-09-23 | Niles Parts Co., Ltd. | Automotive lever switch |
| US6025565A (en) * | 1998-02-27 | 2000-02-15 | Niles Parts Co., Ltd. | Lever switch for vehicles |
| US6359312B1 (en) * | 1997-05-14 | 2002-03-19 | Sony Corporation | Semiconductor device with SOI structure |
| JP2005521258A (ja) * | 2002-03-19 | 2005-07-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪みフィンｆｅｔ構造および方法 |
| JP2015104074A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器および移動体 |
-
1991
- 1991-07-11 JP JP3170292A patent/JPH0521797A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670765A (en) * | 1995-04-28 | 1997-09-23 | Niles Parts Co., Ltd. | Automotive lever switch |
| US6359312B1 (en) * | 1997-05-14 | 2002-03-19 | Sony Corporation | Semiconductor device with SOI structure |
| US6025565A (en) * | 1998-02-27 | 2000-02-15 | Niles Parts Co., Ltd. | Lever switch for vehicles |
| JP2005521258A (ja) * | 2002-03-19 | 2005-07-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪みフィンｆｅｔ構造および方法 |
| JP2015104074A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器および移動体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |