JP2609619B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に高耐圧特性の改
善を図った半導体装置に関するものである。
善を図った半導体装置に関するものである。
［従来の技術］ 第６図は、従来の半導体装置の一例を示している。こ
のような構造の半導体装置は、たとえば特開昭59−2876
6号に開示されている。
のような構造の半導体装置は、たとえば特開昭59−2876
6号に開示されている。
第６図において、Ｐ型シリコン基板21の主表面上の第
１区域には、Ｎ型ソース領域22が形成されている。Ｐ型
シリコン基板21の主表面の第２区域には、N+型ドレイン
領域23が形成されている。基板21の主表面上の第１区域
と第２区域との間には、ゲート酸化膜24が形成されてい
る。基板21の第２区域とゲート酸化膜24との間には、ゲ
ート酸化膜24より厚いゲート酸化膜25が形成されてい
る。さらに、ゲート酸化膜24とゲート酸化膜25の一部の
上に延びて、ゲート電極26が形成されている。酸化膜25
の下には、N+型ドレイン領域23より不純物濃度の薄いN-
型ドレイン領域27が形成されている。結果として、Ｎ型
ソース領域22、N-型ドレイン領域27、N+型ドレイン領域
23およびゲート電極26が、Ｎチャネル電界効果トランジ
スタを含む電界効果素子として構成されている。
１区域には、Ｎ型ソース領域22が形成されている。Ｐ型
シリコン基板21の主表面の第２区域には、N+型ドレイン
領域23が形成されている。基板21の主表面上の第１区域
と第２区域との間には、ゲート酸化膜24が形成されてい
る。基板21の第２区域とゲート酸化膜24との間には、ゲ
ート酸化膜24より厚いゲート酸化膜25が形成されてい
る。さらに、ゲート酸化膜24とゲート酸化膜25の一部の
上に延びて、ゲート電極26が形成されている。酸化膜25
の下には、N+型ドレイン領域23より不純物濃度の薄いN-
型ドレイン領域27が形成されている。結果として、Ｎ型
ソース領域22、N-型ドレイン領域27、N+型ドレイン領域
23およびゲート電極26が、Ｎチャネル電界効果トランジ
スタを含む電界効果素子として構成されている。
動作の際には、トランジスタをオンする目的で、ま
ず、ゲート電極26に正の一定バイアス（通常は5V）を与
える。Ｐ型シリコン基板21とＮ型ソース領域22を接地に
接続する。N+型ドレイン領域23に正のバイアスを与え
る。このとき、電子が、Ｎ型ソース領域22からゲート酸
化膜24の直下にできたチャネルを通り、N-型ドレイン領
域27を通ってN+型ドレイン領域に至り、電流が流れる。
結果として、電界効果トランジスタがオンされる。
ず、ゲート電極26に正の一定バイアス（通常は5V）を与
える。Ｐ型シリコン基板21とＮ型ソース領域22を接地に
接続する。N+型ドレイン領域23に正のバイアスを与え
る。このとき、電子が、Ｎ型ソース領域22からゲート酸
化膜24の直下にできたチャネルを通り、N-型ドレイン領
域27を通ってN+型ドレイン領域に至り、電流が流れる。
結果として、電界効果トランジスタがオンされる。
［発明が解決しようとする問題点］ 前記従来の半導体装置では、N-ドレイン領域の不純物
濃度が薄いので、高抵抗となって、gm（トランスコンダ
クタンス）が悪くなる問題点があった。
濃度が薄いので、高抵抗となって、gm（トランスコンダ
クタンス）が悪くなる問題点があった。
この発明は、上記問題点を解決するためになされたも
ので、gmを上げることができるとともに、高耐圧を保つ
ことのできる半導体装置を得ることを目的としている。
ので、gmを上げることができるとともに、高耐圧を保つ
ことのできる半導体装置を得ることを目的としている。
［問題点を解決するための手段］ この発明にしたがった半導体装置は、主表面を有する
半導体基板中に形成された１対のソース／ドレイン領域
と、主表面上であって、一方のソース／ドレイン領域と
他方のソース／ドレイン領域との間に形成されたゲート
絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、
主表面上であって、ゲート絶縁膜と一方のソース／ドレ
イン領域との間に形成された第１絶縁膜と、第１絶縁膜
の下に設けられ、一方のソース／ドレイン領域よりも不
純物濃度が低い第１拡散層と、第１絶縁膜と第１拡散層
との間に設けられ、第１拡散層より不純物濃度が高い第
２拡散層とを備えている。
半導体基板中に形成された１対のソース／ドレイン領域
と、主表面上であって、一方のソース／ドレイン領域と
他方のソース／ドレイン領域との間に形成されたゲート
絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、
主表面上であって、ゲート絶縁膜と一方のソース／ドレ
イン領域との間に形成された第１絶縁膜と、第１絶縁膜
の下に設けられ、一方のソース／ドレイン領域よりも不
純物濃度が低い第１拡散層と、第１絶縁膜と第１拡散層
との間に設けられ、第１拡散層より不純物濃度が高い第
２拡散層とを備えている。
なお、ゲート絶縁膜と他方のソース／ドレイン領域と
の間に第２絶縁膜を形成してもよい。この第２絶縁膜の
下に他方のソース／ドレイン領域よりも不純物濃度が低
い第１拡散層と、第２絶縁膜と第１拡散層との間に設け
られ、第１拡散層より不純物濃度が高い第２拡散層とを
設けてもよい。
の間に第２絶縁膜を形成してもよい。この第２絶縁膜の
下に他方のソース／ドレイン領域よりも不純物濃度が低
い第１拡散層と、第２絶縁膜と第１拡散層との間に設け
られ、第１拡散層より不純物濃度が高い第２拡散層とを
設けてもよい。
また、第１拡散層は一方のソース／ドレイン領域に連
続していてもよい。
続していてもよい。
また、不純物濃度は、一方のソース／ドレイン領域、
第２拡散層、第１拡散層の順に低くなるように設定され
ているのが好ましい。
第２拡散層、第１拡散層の順に低くなるように設定され
ているのが好ましい。
［作用］ 電界効果素子をオンさせる目的で、ゲート電極に一定
バイアスを与える。また、ソースとしての他方のソース
／ドレイン領域と基板とを接地に接続する。
バイアスを与える。また、ソースとしての他方のソース
／ドレイン領域と基板とを接地に接続する。
ドレインとしての一方のソース／ドレイン領域に与え
られたバイアスを増加していくと、電子が、ソースとし
ての他方のソース／ドレイン領域からゲート絶縁膜の直
下にできたチャネルを通り、第１拡散層から第２拡散層
を通って、ドレインとしての一方のソース／ドレイン領
域に、電流が流れる。
られたバイアスを増加していくと、電子が、ソースとし
ての他方のソース／ドレイン領域からゲート絶縁膜の直
下にできたチャネルを通り、第１拡散層から第２拡散層
を通って、ドレインとしての一方のソース／ドレイン領
域に、電流が流れる。
このとき、第２拡散層は不純物濃度が高いので、電子
の通過の際の抵抗が低い。
の通過の際の抵抗が低い。
一方、絶縁膜が設けられていることから、高耐圧性を
発揮する。
発揮する。
これによって、この発明では、gmを上げかつ高耐圧特
性を確保することができる。
性を確保することができる。
［実施例］ 第１図は、この発明の一実施例の電界効果トランジス
タの断面図を示す。第１図において、Ｐ型シリコン基板
１の主表面の第１区域上には、Ｎ型ソース領域２が形成
されている。Ｎ型ソール領域２に対して間隔を隔て、Ｐ
型シリコン基板１の主表面の第２区域には、N+ドレイン
領域３が形成されている。Ｐ型シリコン基板１の第１区
域と第２区域との間には、ゲート酸化膜４が形成されて
いる。Ｐ型シリコン基板１の第２区域とゲート酸化膜４
との間には、ゲート酸化膜４より厚みの厚いゲート酸化
膜５が形成されている。また、ゲート酸化膜４とゲート
酸化膜５の一部の上にまで延びて、ゲート電極６が形成
されている。
タの断面図を示す。第１図において、Ｐ型シリコン基板
１の主表面の第１区域上には、Ｎ型ソース領域２が形成
されている。Ｎ型ソール領域２に対して間隔を隔て、Ｐ
型シリコン基板１の主表面の第２区域には、N+ドレイン
領域３が形成されている。Ｐ型シリコン基板１の第１区
域と第２区域との間には、ゲート酸化膜４が形成されて
いる。Ｐ型シリコン基板１の第２区域とゲート酸化膜４
との間には、ゲート酸化膜４より厚みの厚いゲート酸化
膜５が形成されている。また、ゲート酸化膜４とゲート
酸化膜５の一部の上にまで延びて、ゲート電極６が形成
されている。
ゲート酸化膜５の下方には、N+ドレイン領域３より濃
度の低いＮドレイン領域８が形成されている。さらに、
Ｎドレイン領域８の下方を覆うように延びて、Ｎドレイ
ン領域８よりさらに濃度の低いN-ドレイン領域７が形成
されている。厚みの厚いゲート酸化膜５は、N+ドレイン
領域３の下端縁と概ね同一レベルにまで下方に延びてお
り、その下端縁に沿ってＮドレイン領域８が延びてい
る。また、N-ドレイン領域７は、N+ドレイン領域３から
ゲート酸化膜５の側面に沿って下方に延び、さらにＮド
レイン領域８の下端面に沿って延び、そしてゲート酸化
膜５の側面に沿ってゲート酸化膜４の下端面にまで達し
ている。その結果、Ｎドレイン領域８はゲート酸化膜５
下にあって、N-ドレイン領域７に下方から覆われた構成
となっている。なお。ドレイン部分の不純物濃度の関係
は、N+ドレイン領域３が1020程度、Ｎドレイン領域８が
1018程度、N-ドレイン領域７が1017程度となっている。
ちなみに、Ｐ型シリコン基板１の不純物濃度は1014程度
である。
度の低いＮドレイン領域８が形成されている。さらに、
Ｎドレイン領域８の下方を覆うように延びて、Ｎドレイ
ン領域８よりさらに濃度の低いN-ドレイン領域７が形成
されている。厚みの厚いゲート酸化膜５は、N+ドレイン
領域３の下端縁と概ね同一レベルにまで下方に延びてお
り、その下端縁に沿ってＮドレイン領域８が延びてい
る。また、N-ドレイン領域７は、N+ドレイン領域３から
ゲート酸化膜５の側面に沿って下方に延び、さらにＮド
レイン領域８の下端面に沿って延び、そしてゲート酸化
膜５の側面に沿ってゲート酸化膜４の下端面にまで達し
ている。その結果、Ｎドレイン領域８はゲート酸化膜５
下にあって、N-ドレイン領域７に下方から覆われた構成
となっている。なお。ドレイン部分の不純物濃度の関係
は、N+ドレイン領域３が1020程度、Ｎドレイン領域８が
1018程度、N-ドレイン領域７が1017程度となっている。
ちなみに、Ｐ型シリコン基板１の不純物濃度は1014程度
である。
さらに、Ｎ型ソース領域２およびN+ドレイン領域３に
隣接して、Ｐ型シリコン基板１の上には素子分離用酸化
膜10が形成されている。N+ドレイン領域３から延びるN-
領域９は、隣接する素子分離用酸化膜10の下方にまで延
びている。Ｐ型シリコン基板１上に形成された酸化膜や
電極を覆うように、パッシベーション膜11が形成されて
いる。パッシベーション膜11のソース領域２およびN+ド
レイン領域３に対応する位置には、孔11a,11bが形成さ
れている。この孔11a,11bを通じて、ソース電極12aがＮ
型ソース領域２にコンタクトし、またドレイン電極12b
がN+ドレイン領域３にコンタクトしている。
隣接して、Ｐ型シリコン基板１の上には素子分離用酸化
膜10が形成されている。N+ドレイン領域３から延びるN-
領域９は、隣接する素子分離用酸化膜10の下方にまで延
びている。Ｐ型シリコン基板１上に形成された酸化膜や
電極を覆うように、パッシベーション膜11が形成されて
いる。パッシベーション膜11のソース領域２およびN+ド
レイン領域３に対応する位置には、孔11a,11bが形成さ
れている。この孔11a,11bを通じて、ソース電極12aがＮ
型ソース領域２にコンタクトし、またドレイン電極12b
がN+ドレイン領域３にコンタクトしている。
以上のことから、ソース領域２、N+ドレイン領域３、
N-ドレイン領域７およびＮドレイン領域８ならびにゲー
ト電極６が、Ｎチャネル電界効果トランジスタを構成し
ていることが理解される。
N-ドレイン領域７およびＮドレイン領域８ならびにゲー
ト電極６が、Ｎチャネル電界効果トランジスタを構成し
ていることが理解される。
前記半導体装置は、たとえば液晶表示、螢光表示を駆
動するための素子の１つとしてたとえば集積回路に組込
まれる。
動するための素子の１つとしてたとえば集積回路に組込
まれる。
たとえば、螢光表示管を駆動するのには、40Vの電位
差を持つ出力が必要となる。このため使用される半導体
装置には、40V以上の耐圧が要求される。その場合の回
路の一例を第２図に示す。第２図において、本発明に係
る半導体装置はＰチャネル電界効果トランジスタ17とし
て使用される。トランジスタ17のソース側には5VのVcc
が接続されている。トランジスタ17のドレイン側には、
Voutと抵抗18を介して−35VのVpとが接続されている。
トランジスタ17のゲート電極には、0Vの信号を送るとい
う第１の動作と、5Vの信号を送るという第２の動作を行
なうインバータ16が接続されている。
差を持つ出力が必要となる。このため使用される半導体
装置には、40V以上の耐圧が要求される。その場合の回
路の一例を第２図に示す。第２図において、本発明に係
る半導体装置はＰチャネル電界効果トランジスタ17とし
て使用される。トランジスタ17のソース側には5VのVcc
が接続されている。トランジスタ17のドレイン側には、
Voutと抵抗18を介して−35VのVpとが接続されている。
トランジスタ17のゲート電極には、0Vの信号を送るとい
う第１の動作と、5Vの信号を送るという第２の動作を行
なうインバータ16が接続されている。
次に、本発明に係る半導体装置の製造方法を説明す
る。
る。
まず、第3A図に示すように、Ｐ型シリコン基板１に下
敷酸化膜13を形成し、窒化膜パターン14を形成する。そ
して、レジストパターン15aおよび窒化膜パターン14を
注入マスクとしてリン注入を行ない、N-ドレイン領域７
およびN-領域９を形成する。次に、レジストパターン15
aを除去し、第3B図のように改めてレジストパターン15b
を形成する。そして、レジストパターン15bを注入マス
クとしてヒ素注入を行ない、Ｎドレイン領域８を形成す
る。
敷酸化膜13を形成し、窒化膜パターン14を形成する。そ
して、レジストパターン15aおよび窒化膜パターン14を
注入マスクとしてリン注入を行ない、N-ドレイン領域７
およびN-領域９を形成する。次に、レジストパターン15
aを除去し、第3B図のように改めてレジストパターン15b
を形成する。そして、レジストパターン15bを注入マス
クとしてヒ素注入を行ない、Ｎドレイン領域８を形成す
る。
次に、レジストパターン15bを除去し、窒化膜14によ
り選択酸化を行なって、ゲート酸化膜５および素子分離
用酸化膜10（第3C図）を形成する。その際、N-ドレイン
領域７、Ｎドレイン領域８およびN-領域９は深く拡散さ
れる。さらに、下敷酸化膜13および窒化膜パターンを除
去して、第3C図の状態に至る。そして、ゲート酸化膜４
およびゲート電極６を第3D図のように形成する。その
後、ゲート電極６および素子分離用酸化膜10、ゲート酸
化膜５をマスクとしてヒ素をイオン注入し、Ｎ型ソース
領域２およびN+ドレイン領域３を第3E図のように形成す
る。
り選択酸化を行なって、ゲート酸化膜５および素子分離
用酸化膜10（第3C図）を形成する。その際、N-ドレイン
領域７、Ｎドレイン領域８およびN-領域９は深く拡散さ
れる。さらに、下敷酸化膜13および窒化膜パターンを除
去して、第3C図の状態に至る。そして、ゲート酸化膜４
およびゲート電極６を第3D図のように形成する。その
後、ゲート電極６および素子分離用酸化膜10、ゲート酸
化膜５をマスクとしてヒ素をイオン注入し、Ｎ型ソース
領域２およびN+ドレイン領域３を第3E図のように形成す
る。
最後に、パッシベーション膜11を形成し、パッシベー
ション膜11に形成した孔11a,11bにソース電極12aおよび
ドレイン電極12bを設けて第１図の状態となる。
ション膜11に形成した孔11a,11bにソース電極12aおよび
ドレイン電極12bを設けて第１図の状態となる。
次に、この実施例の動作について説明する。
ゲート電極６に正の一定バイアス（通常は5V）をかけ
てトランジスタをオンさせる。また、Ｐ型シリコン基板
１とＮ型ソース領域２を接地に接続する。
てトランジスタをオンさせる。また、Ｐ型シリコン基板
１とＮ型ソース領域２を接地に接続する。
N+ドレイン領域３に正のバイアスをかけていくと、電
子が、Ｎ型ソース領域２からゲート酸化膜４の直下にで
きたチャネルを通り、N-ドレイン領域７およびＮドレイ
ン領域８を通ってN+ドレイン領域３に至り、電流が流れ
る。
子が、Ｎ型ソース領域２からゲート酸化膜４の直下にで
きたチャネルを通り、N-ドレイン領域７およびＮドレイ
ン領域８を通ってN+ドレイン領域３に至り、電流が流れ
る。
このとき、Ｎドレイン領域８では、不純物濃度が高い
ので、電子の通過の際の抵抗が低い。
ので、電子の通過の際の抵抗が低い。
一方、肉厚の厚いゲート酸化膜５が設けられているこ
とから、高耐圧特性を発揮する。
とから、高耐圧特性を発揮する。
これによって、gmを上げかつ高耐圧特性を確保するこ
とができる。
とができる。
このような半導体装置を用いた第２図に示す回路で
は、インバータ16が0Vの信号を送る第１の動作を行なっ
たときには、トランジスタ17がオン状態となり、Voutか
らは5Vが出力される。インバータ16が5Vの信号を送る第
２の動作を行なったときには、トランジスタ17はオフ状
態となり、Voutからは−35Vが出力される。これらの出
力状態を第４図に示す。
は、インバータ16が0Vの信号を送る第１の動作を行なっ
たときには、トランジスタ17がオン状態となり、Voutか
らは5Vが出力される。インバータ16が5Vの信号を送る第
２の動作を行なったときには、トランジスタ17はオフ状
態となり、Voutからは−35Vが出力される。これらの出
力状態を第４図に示す。
第２図に示す回路において、第２の動作を行なうと
き、トランジスタ17のゲートドレイン間には−40Vの電
圧がかかる。しかしながら、本発明に係る半導体装置を
トランジスタ17として使用した場合には高耐圧特性を発
揮するため、トランジスタ17はかかる電圧にも耐えるこ
とができる。しかも、本発明に係る半導体装置を用いた
場合には、ドレイン側が低抵抗なパスとなることから、
gmを高くすることができる。
き、トランジスタ17のゲートドレイン間には−40Vの電
圧がかかる。しかしながら、本発明に係る半導体装置を
トランジスタ17として使用した場合には高耐圧特性を発
揮するため、トランジスタ17はかかる電圧にも耐えるこ
とができる。しかも、本発明に係る半導体装置を用いた
場合には、ドレイン側が低抵抗なパスとなることから、
gmを高くすることができる。
なお、前記第１図または第５図に示す実施例ではＮチ
ャネルの場合を例にとったが、Ｐチャネルの高耐圧MOS
トランジスタ構造において、本発明に係る構造を採用し
てもよい。この場合にも同様の作用・効果を奏すること
ができる。
ャネルの場合を例にとったが、Ｐチャネルの高耐圧MOS
トランジスタ構造において、本発明に係る構造を採用し
てもよい。この場合にも同様の作用・効果を奏すること
ができる。
第５図に示すように、領域２と領域３との両方側の各
々に、ゲート酸化膜５、N-ドレイン領域７およびＮドレ
イン領域８を設けてもよい。この場合には、領域２をド
レインとし、領域３をソースとして使用することもでき
る。この実施例においても、前記実施例と同様の作用・
効果を奏することができる。
々に、ゲート酸化膜５、N-ドレイン領域７およびＮドレ
イン領域８を設けてもよい。この場合には、領域２をド
レインとし、領域３をソースとして使用することもでき
る。この実施例においても、前記実施例と同様の作用・
効果を奏することができる。
［発明の効果］ この発明によれば、一方のソース／ドレイン領域より
も不純物濃度が低い第１拡散層を第１絶縁膜の下に設
け、第１絶縁膜と第１拡散層との間に第１拡散層より不
純物濃度が高い第２拡散層を設けたことから、この間の
耐圧を下げることなしに低抵抗のパスが実現でき、gmを
上げることができるようになる。
も不純物濃度が低い第１拡散層を第１絶縁膜の下に設
け、第１絶縁膜と第１拡散層との間に第１拡散層より不
純物濃度が高い第２拡散層を設けたことから、この間の
耐圧を下げることなしに低抵抗のパスが実現でき、gmを
上げることができるようになる。
第１図はこの発明の一実施例による半導体装置を示す縦
断面図部分図である。第２図は、その半導体装置を組込
んだ回路図である。第3A図ないし第3E図は、その半導体
装置の製造工程を示す縦断面部分図である。第４図は、
第２図の回路の作動特性を示す波形図である。第５図は
別の実施例の縦断面部分図である。第６図は従来の半導
体装置の縦断面部分図である。 図において、１はＰ型シリコン基板、２はＮ型ソース領
域、３はN+ドレイン領域、4,5はゲート酸化膜、６はゲ
ート電極、７はN-ドレイン領域、８はＮドレイン領域で
ある。
断面図部分図である。第２図は、その半導体装置を組込
んだ回路図である。第3A図ないし第3E図は、その半導体
装置の製造工程を示す縦断面部分図である。第４図は、
第２図の回路の作動特性を示す波形図である。第５図は
別の実施例の縦断面部分図である。第６図は従来の半導
体装置の縦断面部分図である。 図において、１はＰ型シリコン基板、２はＮ型ソース領
域、３はN+ドレイン領域、4,5はゲート酸化膜、６はゲ
ート電極、７はN-ドレイン領域、８はＮドレイン領域で
ある。
Claims (8)
- 【請求項１】主表面を有する半導体基板中に形成された
１対のソース／ドレイン領域と、 前記半導体基板の主表面上であって、前記一方のソース
／ドレイン領域と前記他方のソース／ドレイン領域との
間に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記半導体基板の主表面上であって、前記ゲート絶縁膜
と前記一方のソース／ドレイン領域との間に形成された
第１絶縁膜と、 前記第１絶縁膜の下に設けられ、前記一方のソース／ド
レイン領域よりも不純物濃度が低い第１拡散層と、 前記第１絶縁膜と前記第１拡散層との間に設けられ、前
記第１拡散層より不純物濃度が高い第２拡散層と、 を備えた半導体装置。 - 【請求項２】前記半導体基板の主表面上であって、前記
ゲート絶縁膜と前記他方のソース／ドレイン領域との間
に形成された第２絶縁膜と、 前記第２絶縁膜の下に設けられ、前記他方のソース／ド
レイン領域よりも不純物濃度が低い第３拡散層と、 前記第２絶縁膜と前記第３拡散層との間に設けられ、前
記第３拡散層より不純物濃度が高い第４拡散層と、を備
えた特許請求の範囲第１項記載の半導体装置。 - 【請求項３】前記第１拡散層は前記一方のソース／ドレ
イン領域と連続している特許請求の範囲第１項記載の半
導体装置。 - 【請求項４】前記一方のソース／ドレイン領域、前記第
２拡散層、前記第１拡散層の順に、不純物濃度が低くな
るように設定されている特許請求の範囲第１項記載の半
導体装置。 - 【請求項５】前記ゲート絶縁膜と前記第１絶縁膜とは同
じ材料からなる特許請求の範囲第１項記載の半導体装
置。 - 【請求項６】前記ゲート絶縁膜および前記第１絶縁膜は
シリコン酸化膜である特許請求の範囲第５項記載の半導
体装置。 - 【請求項７】前記第１絶縁膜の厚みは前記ゲート絶縁膜
の厚みより大きい特許請求の範囲第１項記載の半導体装
置。 - 【請求項８】前記第１拡散層は前記第２拡散層を覆うよ
うに形成されている特許請求の範囲第１項記載の半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210577A JP2609619B2 (ja) | 1987-08-25 | 1987-08-25 | 半導体装置 |
| US07/428,017 US4990982A (en) | 1987-08-25 | 1989-10-26 | Semiconductor device of high breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210577A JP2609619B2 (ja) | 1987-08-25 | 1987-08-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453574A JPS6453574A (en) | 1989-03-01 |
| JP2609619B2 true JP2609619B2 (ja) | 1997-05-14 |
Family
ID=16591615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62210577A Expired - Fee Related JP2609619B2 (ja) | 1987-08-25 | 1987-08-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4990982A (ja) |
| JP (1) | JP2609619B2 (ja) |
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| US5486487A (en) * | 1990-03-30 | 1996-01-23 | Sgs-Thomson Microelectronics S.R.L. | Method for adjusting the threshold of a read-only memory to achieve low capacitance and high breakdown voltage |
| DE69125794T2 (de) * | 1990-11-23 | 1997-11-27 | Texas Instruments Inc | Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors |
| JPH0488062U (ja) * | 1990-12-17 | 1992-07-30 | ||
| GB9106108D0 (en) * | 1991-03-22 | 1991-05-08 | Philips Electronic Associated | A lateral insulated gate field effect semiconductor device |
| JP2997377B2 (ja) * | 1993-01-06 | 2000-01-11 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US5521105A (en) * | 1994-08-12 | 1996-05-28 | United Microelectronics Corporation | Method of forming counter-doped island in power MOSFET |
| KR0150992B1 (ko) * | 1994-08-31 | 1998-10-01 | 김광호 | 고내압용 모스 트랜지스터 및 그 제조방법 |
| JP3327135B2 (ja) * | 1996-09-09 | 2002-09-24 | 日産自動車株式会社 | 電界効果トランジスタ |
| US6093949A (en) * | 1998-06-26 | 2000-07-25 | Elmos Semiconductor Ag | MOS transistor |
| US6200843B1 (en) | 1998-09-24 | 2001-03-13 | International Business Machines Corporation | High-voltage, high performance FETs |
| US6531355B2 (en) * | 1999-01-25 | 2003-03-11 | Texas Instruments Incorporated | LDMOS device with self-aligned RESURF region and method of fabrication |
| US7055675B2 (en) * | 2002-12-04 | 2006-06-06 | 3M Innovative Properties Company | Conveyor belt cleaning system |
| KR100624911B1 (ko) * | 2004-06-29 | 2006-09-19 | 매그나칩 반도체 유한회사 | 정전기 방전 보호 소자 |
| US20080073745A1 (en) * | 2006-09-25 | 2008-03-27 | Chien-Shao Tang | High-voltage MOS device improvement by forming implantation regions |
| JP4657356B2 (ja) * | 2009-07-21 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US9583612B1 (en) | 2016-01-21 | 2017-02-28 | Texas Instruments Incorporated | Drift region implant self-aligned to field relief oxide with sidewall dielectric |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL173110C (nl) * | 1971-03-17 | 1983-12-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een uit ten minste twee deellagen van verschillend materiaal samengestelde maskeringslaag wordt aangebracht. |
| US3899372A (en) * | 1973-10-31 | 1975-08-12 | Ibm | Process for controlling insulating film thickness across a semiconductor wafer |
| US4023195A (en) * | 1974-10-23 | 1977-05-10 | Smc Microsystems Corporation | MOS field-effect transistor structure with mesa-like contact and gate areas and selectively deeper junctions |
| JPS52131483A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Mis-type semiconductor device |
| DE2926417A1 (de) * | 1979-06-29 | 1981-01-22 | Siemens Ag | Dynamische halbleiterspeicherzelle und verfahren zu ihrer herstellung |
| US4613886A (en) * | 1981-07-09 | 1986-09-23 | Intel Corporation | CMOS static memory cell |
| JPS5950562A (ja) * | 1982-09-17 | 1984-03-23 | Toshiba Corp | 半導体装置 |
| KR910006249B1 (ko) * | 1983-04-01 | 1991-08-17 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 장치 |
| JPS59228766A (ja) * | 1983-06-10 | 1984-12-22 | Seiko Epson Corp | 半導体装置 |
| US4794436A (en) * | 1986-11-10 | 1988-12-27 | Siliconix Incorporated | High voltage drifted-drain MOS transistor |
-
1987
- 1987-08-25 JP JP62210577A patent/JP2609619B2/ja not_active Expired - Fee Related
-
1989
- 1989-10-26 US US07/428,017 patent/US4990982A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4990982A (en) | 1991-02-05 |
| JPS6453574A (en) | 1989-03-01 |
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